JP2004259902A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】電流検出に用いられるトランジスタがパワートランジスタと同一の動作状態とされるとともに検出用信号として電流信号を出力する半導体集積回路装置を提供することを目的とする。
【解決手段】パワートランジスタＭ１のドレインをオペアンプＡの非反転入力端子に接続するとともに、トランジスタＭ２のドレインをオペアンプＡの反転入力端子に接続することで、ゲート同士及びソース同士を接続したパワートランジスタＭ１及びトランジスタＭ２のドレイン電圧をほぼ同一とする。そして、トランジスタＭ２のドレイン電流がパワートランジスタＭ１のドレイン電流に比例した電流信号として検出用端子１３から出力される。
【選択図】 図１
【解決手段】パワートランジスタＭ１のドレインをオペアンプＡの非反転入力端子に接続するとともに、トランジスタＭ２のドレインをオペアンプＡの反転入力端子に接続することで、ゲート同士及びソース同士を接続したパワートランジスタＭ１及びトランジスタＭ２のドレイン電圧をほぼ同一とする。そして、トランジスタＭ２のドレイン電流がパワートランジスタＭ１のドレイン電流に比例した電流信号として検出用端子１３から出力される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、大電流を流すパワーＭＯＳＦＥＴやパワーバイポーラトランジスタなどのパワートランジスタを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
モータドライバなどのように、負荷を駆動するために大電流を流すパワートランジスタを備えた半導体集積回路装置に対して、パワートランジスタに規定以上の電流が流れることによる破壊を防ぐために、パワートランジスタに流れる電流量を検出するための電流検出回路や過電流保護回路が設けられる。このような電流検出回路及び過電流保護回路において、パワートランジスタを含む回路に電流検出用の抵抗を直接接続することで電流検出を行うものがある。
【０００３】
しかしながら、パワートランジスタを備えた半導体集積回路装置が５Ｖといった低い電源電圧が供給されて使用されることがある。このような場合、負荷に供給する電圧のダイナミックレンジを広く保つために、負荷に供給する電圧に対する電圧降下を抑制する必要がある。よって、パワートランジスタを含む回路に直接接続された電流検出用の抵抗による電圧降下を考慮すると、低い電源電圧が供給される半導体集積回路装置には適切な構成ではない。
【０００４】
このような電圧降下を抑制した電流検出回路又は過電流保護回路を用いた従来技術として、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位なるトランジスタからの電流の大きさに従ってパワートランジスタを流れる電流保護を行う過電流保護機能付きのパワーＭＯＳＦＥＴが提案されている（特許文献１〜特許文献５参照）。又、従来技術として、パワーＦＥＴと並列に接続されたセンスＦＥＴ及びパワーＦＥＴがそれぞれオペアンプの入力端子に接続され、このオペアンプの出力端子とセンスＦＥＴ側の入力端子との間の電位差を確認することで電流検出する半導体装置が提案されている（特許文献６参照）。
【０００５】
【特許文献１】
特公平７−１２０２２１号公報
【特許文献２】
特公平８−３４２２２号公報
【特許文献３】
特開２００２−１６２１９号公報
【特許文献４】
特開２００２−２６７０７号公報
【特許文献５】
特開２００２−２８０８８６号公報
【特許文献６】
特開平６−６１４３２号公報
【０００６】
【発明が解決しようとする課題】
特許文献１〜特許文献５に記載された回路構成の過電流保護回路や電流検出回路の場合、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位になるトランジスタからの電流を検出することでパワートランジスタの電流検出を行うものとしているが、このトランジスタとパワートランジスタそれぞれのソースが強制的に同電位となるように構成されていない。よって、電流検出に用いられるトランジスタとパワートランジスタが完全に同一の動作状態ではないため、パワートランジスタを流れる電流に比例した電流が検出されない場合もある。
【０００７】
又、特許文献６に記載された回路構成の半導体装置は、オペアンプの反転入力端子と出力端子とに抵抗を接続した構成としているため、オペアンプの反転入力端子側よりセンスＦＥＴのソース電流を検出電流として出力したとしても、センスＦＥＴのソース電流の一部が抵抗を介してオペアンプ内に流れ込む。よって、センスＦＥＴのソース電流が完全に出力されるわけではなく、その動作状態によって変動した値となってしまう。よって、オペアンプの出力端子側の電圧とオペアンプの反転入力端子側の電圧との差分によりパワーＦＥＴを流れる電流を検出するように構成しなければならない。
【０００８】
更に、このとき、オペアンプの出力端子と反転入力端子との間に接続された抵抗にセンスＦＥＴのソース電流を流すようにするために、オペアンプの反転入力端子側をコンパレータやオペアンプの入力端子などの電流が流れ込まない回路段に接続する必要がある。即ち、更に後段に、電圧増幅段となる回路を設ける必要がある。又、電流信号として出力するためには、この電圧増幅段を電圧電流変換回路段とする必要がある。
【０００９】
このような問題を鑑みて、本発明は、電流検出に用いられるトランジスタがパワートランジスタと同一の動作状態とされるとともに検出用信号として電流信号を出力する半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体集積回路装置は、負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第１及び第２電極における一方の電極が接続される第２トランジスタと、前記パワートランジスタの第１電極に一方の入力端子が接続されて前記第１トランジスタの第１電極に他方の入力端子が接続されるとともに、出力端子に前記第２トランジスタの制御電極が接続されるオペアンプと、を備え、前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１及び第２電極における他方の電極から出力することを特徴とする。
【００１１】
この構成によると、前記オペアンプの両入力端子の電圧がほぼ等しくなるため、前記パワートランジスタ及び前記第１トランジスタそれぞれの第１電極にかかる電圧がほぼ等しくなり、前記パワートランジスタ及び前記第１トランジスタの動作状態がほぼ同一とすることができる。よって、パワートランジスタ及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワートランジスタ及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワートランジスタを流れる電流が検出される。
【００１２】
又、請求項２に記載するように、前記第２トランジスタと前記オペアンプとによって負帰還回路が構成される。このとき、前記第２トランジスタがＮチャネルのＭＯＳＦＥＴやｎｐｎ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの反転入力端子に接続される。又、前記第２トランジスタがＰチャネルのＭＯＳＦＥＴやｐｎｐ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの非反転入力端子に接続される。
【００１３】
又、請求項３に記載の半導体集積回路装置は、負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第２電極が接続される第２トランジスタと、前記パワートランジスタの第１電極に制御電極が接続されるとともに、前記第２トランジスタの制御電極に第２電極が接続される第３トランジスタと、を備え、前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１電極から出力することを特徴とする。
【００１４】
この構成によると、請求項４に記載するように、前記第２トランジスタと前記第３トランジスタが逆極性のトランジスタであるとともに、前記第２トランジスタの第２電極及び制御電極間に発生する電位差と前記第３トランジスタの第２電極及び制御電極間に発生する電位差とを略等しくすることで、前記パワートランジスタ及び前記第１トランジスタの第１電極にほぼ等しい電圧を印加することができる。
【００１５】
よって、パワートランジスタ及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワートランジスタ及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワートランジスタを流れる電流が検出される。又、このとき、第２及び第３トランジスタがＭＯＳＦＥＴであるときはソース・ゲート間の電圧が、第２及び第３トランジスタがバイポーラトランジスタであるときはベース・エミッタ間の電圧が、それぞれ略等しくなるように設定される。
【００１６】
又、請求項５に記載するように、前記第２トランジスタが前記第１トランジスタと同じ極性のトランジスタである。即ち、前記第１トランジスタがＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタであるときは、前記第２トランジスタをＮチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＰチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｎｐｎ型バイポーラトランジスタとするとともに前記第３トランジスタをｐｎｐ型バイポーラトランジスタとする。又、前記第１トランジスタがＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタであるときは、前記第２トランジスタをＰチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＮチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｐｎｐ型バイポーラトランジスタとするとともに前記第３トランジスタをｎｐｎ型バイポーラトランジスタとする。
【００１７】
更に、請求項６に記載するように、前記第３トランジスタの第１電極が前記パワートランジスタ及び前記第１トランジスタの第２電極と接続するとともに、前記第３トランジスタの第２電極に抵抗を介して直流電圧が印加される。
【００１８】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態を、図面を参照して以下に説明する。図１は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。
【００１９】
図１の半導体集積回路装置は、負荷Ｌに電流供給するパワートランジスタＭ１と、パワートランジスタＭ１のゲート及びソースそれぞれにゲート及びソースが接続されたトランジスタＭ２と、パワートランジスタＭ１のドレインに非反転入力端子が接続されるとともにトランジスタＭ２のドレインに反転入力端子が接続されたオペアンプＡと、オペアンプＡの出力端子にゲートが接続されるとともにトランジスタＭ２のドレインにソースが接続されたトランジスタＭ３とによって構成される。
【００２０】
又、パワートランジスタＭ１及びトランジスタＭ２のソースが接地用端子１０を介して接地されるとともに、パワートランジスタＭ１及びトランジスタＭ２のゲートに制御用端子１１を介して制御信号が入力される。又、パワートランジスタＭ１のドレインが負荷Ｌと負荷用端子１２を介して接続される。又、トランジスタＭ３のドレインに検出電流を出力する検出用端子１３が設けられる。更に、パワートランジスタＭ１及びトランジスタＭ２，Ｍ３は、ＮチャネルのＭＯＳＦＥＴである。又、トランジスタＭ３及びオペアンプＡによって負帰還回路が構成される。
【００２１】
このように半導体集積回路装置が構成されるとき、オペアンプＡの反転入力端子及び非反転入力端子それぞれにおける電圧がほぼ等しくなるため、パワートランジスタＭ１及びトランジスタＭ２それぞれのドレインにかかる電圧がほぼ等しくなる。よって、パワートランジスタＭ１及びトランジスタＭ２は、それぞれのソース同士及びゲート同士が接続されているため、ドレイン及びソース及びゲートそれぞれに印加される電圧が等しくなる。
【００２２】
このように、パワートランジスタＭ１及びトランジスタＭ２の各電極に印加される電圧を等しくすることによって、トランジスタＭ２を流れるドレイン電流がパワートランジスタＭ１を流れるドレイン電流に比例した値となる。即ち、パワートランジスタＭ１のゲート幅及びゲート長をＷ１、Ｌ１とし、トランジスタＭ２のゲート幅及びゲート長をＷ２、Ｌ２とすると、パワートランジスタＭ１のドレイン電流Ｉ１に対して、トランジスタＭ２のドレイン電流Ｉ２が、Ｉ１×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。このとき、トランジスタＭ２のドレイン電流が数μＡ〜数１０μＡに対して、トランジスタＭ１のドレイン電流が数百ｍＡとなる。
【００２３】
又、トランジスタＭ３が設けられることによって、オペアンプＡの出力電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみとすることができる。よって、トランジスタＭ２が抵抗などを介して直接オペアンプＡの出力端子に接続される場合と異なり、トランジスタＭ３のドレイン電流の一部としてオペアンプＡから流出したり、検出用端子１３を流れる電流の一部がオペアンプＡに流入することを防ぐことができる。そのため、オペアンプＡからの電流が流入又は流出して検出端子１３に現れる電流がオペアンプＡにより影響されることがないので、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００２４】
又、図１では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとしたが、図２のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用しても構わない。このとき、トランジスタＴ３は、コレクタが検出用端子１３に、ベースがオペアンプＡの出力端子に、エミッタがトランジスタＭ２のドレインに接続される。即ち、トランジスタＴ３及びオペアンプＡによって負帰還回路が構成される。又、このトランジスタＴ３のベース電流は、コレクタ電流に比べて微少なため、図１の場合と同様、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００２５】
又、図１及び図２では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図３（ａ）、（ｂ）のように、パワートランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００２６】
そして、オペアンプＡの非反転入力端子及び反転入力端子それぞれに、パワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタに接続される。又、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子１０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子１１にそれぞれ接続される。尚、図３（ａ）がＮチャネルのＭＯＳＦＥＴであるトランジスタＭ３を使用した構成であり、図３（ｂ）がｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用した構成である。
【００２７】
図３（ａ）、（ｂ）のように構成したとき、オペアンプＡ及びトランジスタＭ３，Ｔ３は、図１及び図２におけるオペアンプＡ及びトランジスタＭ３，Ｔ３と同様の機能を備える。そして、パワートランジスタＴ１及びトランジスタＴ２には、それぞれのエミッタ及びコレクタ及びベースに同じ電圧が印加された状態となり、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積に比例したコレクタ電流が流れることとなる。よって、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積をそれぞれＳ１，Ｓ２とし、パワートランジスタＴ１のコレクタ電流Ｉ１であるとき、トランジスタＴ２に流れるコレクタ電流Ｉ２がＩ１×Ｓ２／Ｓ１となるとともに、このコレクタ電流Ｉ２が検出用端子１３に現れる。
【００２８】
又、図１〜図３では、パワートランジスタＭ１，Ｔ１がオペアンプＡの非反転入力端子に、トランジスタＭ２，Ｔ２がオペアンプＡの反転入力端子に接続されるものとしたが、オペアンプＡの非反転入力端子及び反転入力端子への接続関係を逆としても構わない。即ち、図４（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続され、又、図４（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続される。
【００２９】
このとき、オペアンプＡの出力端子に接続されるトランジスタＭ３，Ｔ３はそれぞれ、ＰチャネルのＭＯＳＦＥＴ及びｐｎｐ型バイポーラトランジスタとされることで、オペアンプＡ及びトランジスタＭ３，Ｔ３によって負帰還回路が構成される。即ち、トランジスタＭ３は、図４（ａ）、（ｃ）のように、ゲートがオペアンプＡの出力端子に、ソースが検出用端子１３に、ドレインがオペアンプＡの非反転入力端子に接続され、又、トランジスタＴ３は、図４（ｂ）、（ｄ）のように、ベースがオペアンプＡの出力端子に、エミッタが検出用端子１３に、コレクタがオペアンプＡの非反転入力端子に接続される。
【００３０】
更に、図１〜図４では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、図５に示すように、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００３１】
このとき、図５（ａ）、（ｂ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子１２とを接続する。このようにすることで、図５（ａ）、（ｂ）の回路構成が、図１及び図２と逆極性であるが、その接続関係が等しくなる。
【００３２】
又、図５（ｃ）、（ｄ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子１２とを接続する。このようにすることで、図５（ｃ）、（ｄ）の回路構成が、図３（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００３３】
又、図６（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子１２とを接続する。このようにすることで、図６（ａ）、（ｂ）の回路構成が、図４（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００３４】
又、図６（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子１２とを接続する。このようにすることで、図６（ｃ）、（ｄ）の回路構成が、図４（ｃ）、（ｄ）と逆極性であるが、その接続関係が等しくなる。
【００３５】
＜第２の実施形態＞
本発明の第２の実施形態を、図面を参照して以下に説明する。図７は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。尚、図７において、図１と同一の素子については、同一の符号を付してその詳細な説明を省略する。
【００３６】
図７の半導体集積回路装置は、図１の半導体集積回路装置からオペアンプＡが削除されるとともに、電源電圧ＶＤＤが一端に印加された抵抗Ｒ及びトランジスタＭ３のゲートにソースが接続されゲートがパワートランジスタＭ１のドレインに接続されたトランジスタＭ４が設けられる。このトランジスタＭ４は、ドレインが接地端子１０を介して接地されるＰチャネルのＭＯＳＦＥＴであり、トランジスタＭ３，Ｍ４のソース・ゲート間の閾値電圧が略同一の電圧Ｖｔｈとされる。
【００３７】
このように構成されるとき、パワートランジスタＭ１のドレイン電圧をＶａとすると、このパワートランジスタＭ１のドレイン電圧ＶａがトランジスタＭ４のゲートに与えられるため、トランジスタＭ４のソース電圧がＶａ＋Ｖｔｈとなる。又、このトランジスタＭ４のソース電圧Ｖａ＋ＶｔｈがトランジスタＭ３のゲートに与えられるため、トランジスタＭ３のソース電圧がＶａ＋Ｖｔｈ−Ｖｔｈ＝Ｖａとなり、トランジスタＭ２のドレイン電圧がＶａとなり、パワートランジスタＭ１のドレイン電圧と等しくなる。
【００３８】
よって、トランジスタＭ２のドレイン電圧及びゲート電圧及びソース電圧がそれぞれ、パワートランジスタＭ１のドレイン電圧及びゲート電圧及びソース電圧と等しい値となるため、トランジスタＭ２のドレイン電流がトランジスタＭ１のドレイン電流に対して（ゲート幅）／（ゲート長）で比例した値となる。又、パワートランジスタＭ１のドレイン電圧がトランジスタＭ４のゲート電圧としてサンプリングされるのみであり、又、トランジスタＭ４のソース電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみであるため、検出端子１３より出力されるトランジスタＭ２のドレイン電流への影響を小さくすることができる。
【００３９】
即ち、トランジスタＭ３のドレイン電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、トランジスタＭ２のドレイン電流と等しい値となる。又、パワートランジスタＭ１を流れる電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、負荷Ｌを流れる電流と等しい値となる。よって、第１の実施形態と同様、検出用端子１３に現れる電流は、パワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流と等しい値となる。
【００４０】
又、図７では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとするとともにトランジスタＭ４をＰチャネルのＭＯＳＦＥＴとしたが、図８のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を、トランジスタＭ４の代わりにｐｎｐ型バイポーラトランジスタＴ４をそれぞれ使用しても構わない。
【００４１】
このとき、トランジスタＴ３は、コレクタが検出用端子１３に、ベースが抵抗Ｒの他端に、エミッタがトランジスタＭ２のドレインに接続される。又、トランジスタＴ４は、コレクタが接地用端子１０に、ベースがトランジスタＭ１のドレインに、エミッタがトランジスタＴ３のベースに接続される。このトランジスタＴ３，Ｔ４のベース電流は、コレクタ電流に比べて微少なため、図７の場合と同様、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００４２】
又、図７及び図８では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図９（ａ）、（ｂ）のように、バイポーラトランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００４３】
そして、図９（ａ）において、パワートランジスタＴ１のコレクタがトランジスタＭ４のゲートに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＭ３のソースに接続される。又、図９（ｂ）において、パワートランジスタＴ１のコレクタがトランジスタＴ４のベースに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＴ３のエミッタに接続される。更に、図９（ａ）、（ｂ）において、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子１０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子１１にそれぞれ接続される。
【００４４】
更に、図７〜図９では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００４５】
又、図１０（ａ）、（ｃ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにソースが接続されるトランジスタＭ３をＰチャネルのＭＯＳＦＥＴとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにゲートが接続されるトランジスタＭ４をＮチャネルのＭＯＳＦＥＴとする。このようにすることで、図１０（ａ）、（ｃ）の回路構成が、図７及び図９（ａ）と逆極性であるが、その接続関係が等しくなる。
【００４６】
又、図１０（ｂ）、（ｄ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにエミッタが接続されるトランジスタＴ３をｐｎｐ型バイポーラトランジスタとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにベースが接続されるトランジスタＴ４をｎｐｎ型バイポーラトランジスタとする。このようにすることで、図１０（ｂ）、（ｄ）の回路構成が、図８、図９（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００４７】
【発明の効果】
本発明によると、パワートランジスタの第１電極及び第２電極及び制御電極それぞれにかかる電圧とほぼ同じ電圧がかかる第１トランジスタを流れる電流を電流信号として出力する。そのため、パワートランジスタとほぼ同一の動作条件で動作する第１トランジスタを流れる電流信号がパワートランジスタを流れる電流信号に対して比例関係となり、パワートランジスタを流れる電流をより正確に確認することができる。又、第１トランジスタを流れるとともに出力される電流信号が半導体集積回路装置内部の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図２】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図３】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図４】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図５】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図６】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図７】本発明の第２の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図８】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図９】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図１０】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【符号の説明】
Ｍ１，Ｔ１ パワートランジスタ
Ｍ２〜Ｍ４，Ｔ２〜Ｔ４ トランジスタ
Ａ オペアンプ
Ｌ 負荷
Ｒ 抵抗
【発明の属する技術分野】
本発明は、大電流を流すパワーＭＯＳＦＥＴやパワーバイポーラトランジスタなどのパワートランジスタを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
モータドライバなどのように、負荷を駆動するために大電流を流すパワートランジスタを備えた半導体集積回路装置に対して、パワートランジスタに規定以上の電流が流れることによる破壊を防ぐために、パワートランジスタに流れる電流量を検出するための電流検出回路や過電流保護回路が設けられる。このような電流検出回路及び過電流保護回路において、パワートランジスタを含む回路に電流検出用の抵抗を直接接続することで電流検出を行うものがある。
【０００３】
しかしながら、パワートランジスタを備えた半導体集積回路装置が５Ｖといった低い電源電圧が供給されて使用されることがある。このような場合、負荷に供給する電圧のダイナミックレンジを広く保つために、負荷に供給する電圧に対する電圧降下を抑制する必要がある。よって、パワートランジスタを含む回路に直接接続された電流検出用の抵抗による電圧降下を考慮すると、低い電源電圧が供給される半導体集積回路装置には適切な構成ではない。
【０００４】
このような電圧降下を抑制した電流検出回路又は過電流保護回路を用いた従来技術として、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位なるトランジスタからの電流の大きさに従ってパワートランジスタを流れる電流保護を行う過電流保護機能付きのパワーＭＯＳＦＥＴが提案されている（特許文献１〜特許文献５参照）。又、従来技術として、パワーＦＥＴと並列に接続されたセンスＦＥＴ及びパワーＦＥＴがそれぞれオペアンプの入力端子に接続され、このオペアンプの出力端子とセンスＦＥＴ側の入力端子との間の電位差を確認することで電流検出する半導体装置が提案されている（特許文献６参照）。
【０００５】
【特許文献１】
特公平７−１２０２２１号公報
【特許文献２】
特公平８−３４２２２号公報
【特許文献３】
特開２００２−１６２１９号公報
【特許文献４】
特開２００２−２６７０７号公報
【特許文献５】
特開２００２−２８０８８６号公報
【特許文献６】
特開平６−６１４３２号公報
【０００６】
【発明が解決しようとする課題】
特許文献１〜特許文献５に記載された回路構成の過電流保護回路や電流検出回路の場合、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位になるトランジスタからの電流を検出することでパワートランジスタの電流検出を行うものとしているが、このトランジスタとパワートランジスタそれぞれのソースが強制的に同電位となるように構成されていない。よって、電流検出に用いられるトランジスタとパワートランジスタが完全に同一の動作状態ではないため、パワートランジスタを流れる電流に比例した電流が検出されない場合もある。
【０００７】
又、特許文献６に記載された回路構成の半導体装置は、オペアンプの反転入力端子と出力端子とに抵抗を接続した構成としているため、オペアンプの反転入力端子側よりセンスＦＥＴのソース電流を検出電流として出力したとしても、センスＦＥＴのソース電流の一部が抵抗を介してオペアンプ内に流れ込む。よって、センスＦＥＴのソース電流が完全に出力されるわけではなく、その動作状態によって変動した値となってしまう。よって、オペアンプの出力端子側の電圧とオペアンプの反転入力端子側の電圧との差分によりパワーＦＥＴを流れる電流を検出するように構成しなければならない。
【０００８】
更に、このとき、オペアンプの出力端子と反転入力端子との間に接続された抵抗にセンスＦＥＴのソース電流を流すようにするために、オペアンプの反転入力端子側をコンパレータやオペアンプの入力端子などの電流が流れ込まない回路段に接続する必要がある。即ち、更に後段に、電圧増幅段となる回路を設ける必要がある。又、電流信号として出力するためには、この電圧増幅段を電圧電流変換回路段とする必要がある。
【０００９】
このような問題を鑑みて、本発明は、電流検出に用いられるトランジスタがパワートランジスタと同一の動作状態とされるとともに検出用信号として電流信号を出力する半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体集積回路装置は、負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第１及び第２電極における一方の電極が接続される第２トランジスタと、前記パワートランジスタの第１電極に一方の入力端子が接続されて前記第１トランジスタの第１電極に他方の入力端子が接続されるとともに、出力端子に前記第２トランジスタの制御電極が接続されるオペアンプと、を備え、前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１及び第２電極における他方の電極から出力することを特徴とする。
【００１１】
この構成によると、前記オペアンプの両入力端子の電圧がほぼ等しくなるため、前記パワートランジスタ及び前記第１トランジスタそれぞれの第１電極にかかる電圧がほぼ等しくなり、前記パワートランジスタ及び前記第１トランジスタの動作状態がほぼ同一とすることができる。よって、パワートランジスタ及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワートランジスタ及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワートランジスタを流れる電流が検出される。
【００１２】
又、請求項２に記載するように、前記第２トランジスタと前記オペアンプとによって負帰還回路が構成される。このとき、前記第２トランジスタがＮチャネルのＭＯＳＦＥＴやｎｐｎ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの反転入力端子に接続される。又、前記第２トランジスタがＰチャネルのＭＯＳＦＥＴやｐｎｐ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの非反転入力端子に接続される。
【００１３】
又、請求項３に記載の半導体集積回路装置は、負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第２電極が接続される第２トランジスタと、前記パワートランジスタの第１電極に制御電極が接続されるとともに、前記第２トランジスタの制御電極に第２電極が接続される第３トランジスタと、を備え、前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１電極から出力することを特徴とする。
【００１４】
この構成によると、請求項４に記載するように、前記第２トランジスタと前記第３トランジスタが逆極性のトランジスタであるとともに、前記第２トランジスタの第２電極及び制御電極間に発生する電位差と前記第３トランジスタの第２電極及び制御電極間に発生する電位差とを略等しくすることで、前記パワートランジスタ及び前記第１トランジスタの第１電極にほぼ等しい電圧を印加することができる。
【００１５】
よって、パワートランジスタ及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワートランジスタ及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワートランジスタを流れる電流が検出される。又、このとき、第２及び第３トランジスタがＭＯＳＦＥＴであるときはソース・ゲート間の電圧が、第２及び第３トランジスタがバイポーラトランジスタであるときはベース・エミッタ間の電圧が、それぞれ略等しくなるように設定される。
【００１６】
又、請求項５に記載するように、前記第２トランジスタが前記第１トランジスタと同じ極性のトランジスタである。即ち、前記第１トランジスタがＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタであるときは、前記第２トランジスタをＮチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＰチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｎｐｎ型バイポーラトランジスタとするとともに前記第３トランジスタをｐｎｐ型バイポーラトランジスタとする。又、前記第１トランジスタがＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタであるときは、前記第２トランジスタをＰチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＮチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｐｎｐ型バイポーラトランジスタとするとともに前記第３トランジスタをｎｐｎ型バイポーラトランジスタとする。
【００１７】
更に、請求項６に記載するように、前記第３トランジスタの第１電極が前記パワートランジスタ及び前記第１トランジスタの第２電極と接続するとともに、前記第３トランジスタの第２電極に抵抗を介して直流電圧が印加される。
【００１８】
【発明の実施の形態】
＜第１の実施形態＞
本発明の第１の実施形態を、図面を参照して以下に説明する。図１は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。
【００１９】
図１の半導体集積回路装置は、負荷Ｌに電流供給するパワートランジスタＭ１と、パワートランジスタＭ１のゲート及びソースそれぞれにゲート及びソースが接続されたトランジスタＭ２と、パワートランジスタＭ１のドレインに非反転入力端子が接続されるとともにトランジスタＭ２のドレインに反転入力端子が接続されたオペアンプＡと、オペアンプＡの出力端子にゲートが接続されるとともにトランジスタＭ２のドレインにソースが接続されたトランジスタＭ３とによって構成される。
【００２０】
又、パワートランジスタＭ１及びトランジスタＭ２のソースが接地用端子１０を介して接地されるとともに、パワートランジスタＭ１及びトランジスタＭ２のゲートに制御用端子１１を介して制御信号が入力される。又、パワートランジスタＭ１のドレインが負荷Ｌと負荷用端子１２を介して接続される。又、トランジスタＭ３のドレインに検出電流を出力する検出用端子１３が設けられる。更に、パワートランジスタＭ１及びトランジスタＭ２，Ｍ３は、ＮチャネルのＭＯＳＦＥＴである。又、トランジスタＭ３及びオペアンプＡによって負帰還回路が構成される。
【００２１】
このように半導体集積回路装置が構成されるとき、オペアンプＡの反転入力端子及び非反転入力端子それぞれにおける電圧がほぼ等しくなるため、パワートランジスタＭ１及びトランジスタＭ２それぞれのドレインにかかる電圧がほぼ等しくなる。よって、パワートランジスタＭ１及びトランジスタＭ２は、それぞれのソース同士及びゲート同士が接続されているため、ドレイン及びソース及びゲートそれぞれに印加される電圧が等しくなる。
【００２２】
このように、パワートランジスタＭ１及びトランジスタＭ２の各電極に印加される電圧を等しくすることによって、トランジスタＭ２を流れるドレイン電流がパワートランジスタＭ１を流れるドレイン電流に比例した値となる。即ち、パワートランジスタＭ１のゲート幅及びゲート長をＷ１、Ｌ１とし、トランジスタＭ２のゲート幅及びゲート長をＷ２、Ｌ２とすると、パワートランジスタＭ１のドレイン電流Ｉ１に対して、トランジスタＭ２のドレイン電流Ｉ２が、Ｉ１×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。このとき、トランジスタＭ２のドレイン電流が数μＡ〜数１０μＡに対して、トランジスタＭ１のドレイン電流が数百ｍＡとなる。
【００２３】
又、トランジスタＭ３が設けられることによって、オペアンプＡの出力電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみとすることができる。よって、トランジスタＭ２が抵抗などを介して直接オペアンプＡの出力端子に接続される場合と異なり、トランジスタＭ３のドレイン電流の一部としてオペアンプＡから流出したり、検出用端子１３を流れる電流の一部がオペアンプＡに流入することを防ぐことができる。そのため、オペアンプＡからの電流が流入又は流出して検出端子１３に現れる電流がオペアンプＡにより影響されることがないので、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００２４】
又、図１では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとしたが、図２のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用しても構わない。このとき、トランジスタＴ３は、コレクタが検出用端子１３に、ベースがオペアンプＡの出力端子に、エミッタがトランジスタＭ２のドレインに接続される。即ち、トランジスタＴ３及びオペアンプＡによって負帰還回路が構成される。又、このトランジスタＴ３のベース電流は、コレクタ電流に比べて微少なため、図１の場合と同様、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００２５】
又、図１及び図２では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図３（ａ）、（ｂ）のように、パワートランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００２６】
そして、オペアンプＡの非反転入力端子及び反転入力端子それぞれに、パワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタに接続される。又、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子１０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子１１にそれぞれ接続される。尚、図３（ａ）がＮチャネルのＭＯＳＦＥＴであるトランジスタＭ３を使用した構成であり、図３（ｂ）がｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用した構成である。
【００２７】
図３（ａ）、（ｂ）のように構成したとき、オペアンプＡ及びトランジスタＭ３，Ｔ３は、図１及び図２におけるオペアンプＡ及びトランジスタＭ３，Ｔ３と同様の機能を備える。そして、パワートランジスタＴ１及びトランジスタＴ２には、それぞれのエミッタ及びコレクタ及びベースに同じ電圧が印加された状態となり、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積に比例したコレクタ電流が流れることとなる。よって、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積をそれぞれＳ１，Ｓ２とし、パワートランジスタＴ１のコレクタ電流Ｉ１であるとき、トランジスタＴ２に流れるコレクタ電流Ｉ２がＩ１×Ｓ２／Ｓ１となるとともに、このコレクタ電流Ｉ２が検出用端子１３に現れる。
【００２８】
又、図１〜図３では、パワートランジスタＭ１，Ｔ１がオペアンプＡの非反転入力端子に、トランジスタＭ２，Ｔ２がオペアンプＡの反転入力端子に接続されるものとしたが、オペアンプＡの非反転入力端子及び反転入力端子への接続関係を逆としても構わない。即ち、図４（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続され、又、図４（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続される。
【００２９】
このとき、オペアンプＡの出力端子に接続されるトランジスタＭ３，Ｔ３はそれぞれ、ＰチャネルのＭＯＳＦＥＴ及びｐｎｐ型バイポーラトランジスタとされることで、オペアンプＡ及びトランジスタＭ３，Ｔ３によって負帰還回路が構成される。即ち、トランジスタＭ３は、図４（ａ）、（ｃ）のように、ゲートがオペアンプＡの出力端子に、ソースが検出用端子１３に、ドレインがオペアンプＡの非反転入力端子に接続され、又、トランジスタＴ３は、図４（ｂ）、（ｄ）のように、ベースがオペアンプＡの出力端子に、エミッタが検出用端子１３に、コレクタがオペアンプＡの非反転入力端子に接続される。
【００３０】
更に、図１〜図４では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、図５に示すように、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００３１】
このとき、図５（ａ）、（ｂ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子１２とを接続する。このようにすることで、図５（ａ）、（ｂ）の回路構成が、図１及び図２と逆極性であるが、その接続関係が等しくなる。
【００３２】
又、図５（ｃ）、（ｄ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子１２とを接続する。このようにすることで、図５（ｃ）、（ｄ）の回路構成が、図３（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００３３】
又、図６（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子１２とを接続する。このようにすることで、図６（ａ）、（ｂ）の回路構成が、図４（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００３４】
又、図６（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子１２とを接続する。このようにすることで、図６（ｃ）、（ｄ）の回路構成が、図４（ｃ）、（ｄ）と逆極性であるが、その接続関係が等しくなる。
【００３５】
＜第２の実施形態＞
本発明の第２の実施形態を、図面を参照して以下に説明する。図７は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。尚、図７において、図１と同一の素子については、同一の符号を付してその詳細な説明を省略する。
【００３６】
図７の半導体集積回路装置は、図１の半導体集積回路装置からオペアンプＡが削除されるとともに、電源電圧ＶＤＤが一端に印加された抵抗Ｒ及びトランジスタＭ３のゲートにソースが接続されゲートがパワートランジスタＭ１のドレインに接続されたトランジスタＭ４が設けられる。このトランジスタＭ４は、ドレインが接地端子１０を介して接地されるＰチャネルのＭＯＳＦＥＴであり、トランジスタＭ３，Ｍ４のソース・ゲート間の閾値電圧が略同一の電圧Ｖｔｈとされる。
【００３７】
このように構成されるとき、パワートランジスタＭ１のドレイン電圧をＶａとすると、このパワートランジスタＭ１のドレイン電圧ＶａがトランジスタＭ４のゲートに与えられるため、トランジスタＭ４のソース電圧がＶａ＋Ｖｔｈとなる。又、このトランジスタＭ４のソース電圧Ｖａ＋ＶｔｈがトランジスタＭ３のゲートに与えられるため、トランジスタＭ３のソース電圧がＶａ＋Ｖｔｈ−Ｖｔｈ＝Ｖａとなり、トランジスタＭ２のドレイン電圧がＶａとなり、パワートランジスタＭ１のドレイン電圧と等しくなる。
【００３８】
よって、トランジスタＭ２のドレイン電圧及びゲート電圧及びソース電圧がそれぞれ、パワートランジスタＭ１のドレイン電圧及びゲート電圧及びソース電圧と等しい値となるため、トランジスタＭ２のドレイン電流がトランジスタＭ１のドレイン電流に対して（ゲート幅）／（ゲート長）で比例した値となる。又、パワートランジスタＭ１のドレイン電圧がトランジスタＭ４のゲート電圧としてサンプリングされるのみであり、又、トランジスタＭ４のソース電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみであるため、検出端子１３より出力されるトランジスタＭ２のドレイン電流への影響を小さくすることができる。
【００３９】
即ち、トランジスタＭ３のドレイン電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、トランジスタＭ２のドレイン電流と等しい値となる。又、パワートランジスタＭ１を流れる電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、負荷Ｌを流れる電流と等しい値となる。よって、第１の実施形態と同様、検出用端子１３に現れる電流は、パワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流と等しい値となる。
【００４０】
又、図７では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとするとともにトランジスタＭ４をＰチャネルのＭＯＳＦＥＴとしたが、図８のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を、トランジスタＭ４の代わりにｐｎｐ型バイポーラトランジスタＴ４をそれぞれ使用しても構わない。
【００４１】
このとき、トランジスタＴ３は、コレクタが検出用端子１３に、ベースが抵抗Ｒの他端に、エミッタがトランジスタＭ２のドレインに接続される。又、トランジスタＴ４は、コレクタが接地用端子１０に、ベースがトランジスタＭ１のドレインに、エミッタがトランジスタＴ３のベースに接続される。このトランジスタＴ３，Ｔ４のベース電流は、コレクタ電流に比べて微少なため、図７の場合と同様、検出端子１３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００４２】
又、図７及び図８では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図９（ａ）、（ｂ）のように、バイポーラトランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００４３】
そして、図９（ａ）において、パワートランジスタＴ１のコレクタがトランジスタＭ４のゲートに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＭ３のソースに接続される。又、図９（ｂ）において、パワートランジスタＴ１のコレクタがトランジスタＴ４のベースに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＴ３のエミッタに接続される。更に、図９（ａ）、（ｂ）において、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子１０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子１１にそれぞれ接続される。
【００４４】
更に、図７〜図９では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００４５】
又、図１０（ａ）、（ｃ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにソースが接続されるトランジスタＭ３をＰチャネルのＭＯＳＦＥＴとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにゲートが接続されるトランジスタＭ４をＮチャネルのＭＯＳＦＥＴとする。このようにすることで、図１０（ａ）、（ｃ）の回路構成が、図７及び図９（ａ）と逆極性であるが、その接続関係が等しくなる。
【００４６】
又、図１０（ｂ）、（ｄ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにエミッタが接続されるトランジスタＴ３をｐｎｐ型バイポーラトランジスタとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにベースが接続されるトランジスタＴ４をｎｐｎ型バイポーラトランジスタとする。このようにすることで、図１０（ｂ）、（ｄ）の回路構成が、図８、図９（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００４７】
【発明の効果】
本発明によると、パワートランジスタの第１電極及び第２電極及び制御電極それぞれにかかる電圧とほぼ同じ電圧がかかる第１トランジスタを流れる電流を電流信号として出力する。そのため、パワートランジスタとほぼ同一の動作条件で動作する第１トランジスタを流れる電流信号がパワートランジスタを流れる電流信号に対して比例関係となり、パワートランジスタを流れる電流をより正確に確認することができる。又、第１トランジスタを流れるとともに出力される電流信号が半導体集積回路装置内部の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図２】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図３】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図４】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図５】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図６】本発明の第１の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図７】本発明の第２の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図８】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図９】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図１０】本発明の第２の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【符号の説明】
Ｍ１，Ｔ１ パワートランジスタ
Ｍ２〜Ｍ４，Ｔ２〜Ｔ４ トランジスタ
Ａ オペアンプ
Ｌ 負荷
Ｒ 抵抗
Claims (6)
- 負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、
第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、
当該第１トランジスタの第１電極に第１及び第２電極における一方の電極が接続される第２トランジスタと、
前記パワートランジスタの第１電極に一方の入力端子が接続されて前記第１トランジスタの第１電極に他方の入力端子が接続されるとともに、出力端子に前記第２トランジスタの制御電極が接続されるオペアンプと、
を備え、
前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１及び第２電極における他方の電極から出力することを特徴とする半導体集積回路装置。 - 前記第２トランジスタと前記オペアンプとによって負帰還回路が構成されることを特徴とする請求項１に記載の半導体集積回路装置。
- 負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、
第２電極及び制御電極がそれぞれ前記パワートランジスタの第２電極及び制御電極に接続された第１トランジスタと、
当該第１トランジスタの第１電極に第２電極が接続される第２トランジスタと、
前記パワートランジスタの第１電極に制御電極が接続されるとともに、前記第２トランジスタの制御電極に第２電極が接続される第３トランジスタと、
を備え、
前記パワートランジスタを流れる電流に比例した電流信号を前記第２トランジスタの第１電極から出力することを特徴とする半導体集積回路装置。 - 前記第２トランジスタと前記第３トランジスタが逆極性のトランジスタであるとともに、前記第２トランジスタの第２電極及び制御電極間に発生する電位差と前記第３トランジスタの第２電極及び制御電極間に発生する電位差とが略等しいことを特徴とする請求項３に記載の半導体集積回路装置。
- 前記第２トランジスタが前記第１トランジスタと同じ極性のトランジスタであることを特徴とする請求項４に記載の半導体集積回路装置。
- 前記第３トランジスタの第１電極が前記パワートランジスタ及び前記第１トランジスタの第２電極と接続するとともに、前記第３トランジスタの第２電極に抵抗を介して直流電圧が印加されることを特徴とする請求項３〜請求項５のいずれかに記載の半導体集積回路装置。
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