JP3739361B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、大電流を流すパワーMOSFETやパワーバイポーラトランジスタなどのパワートランジスタを備えた半導体集積回路装置に関する。
【0002】
【従来の技術】
モータドライバなどのように、負荷を駆動するために大電流を流すパワートランジスタを備えた半導体集積回路装置に対して、パワートランジスタに規定以上の電流が流れることによる破壊を防ぐために、パワートランジスタに流れる電流量を検出するための電流検出回路や過電流保護回路が設けられる。このような電流検出回路及び過電流保護回路において、パワートランジスタを含む回路に電流検出用の抵抗を直接接続することで電流検出を行うものがある。
【0003】
しかしながら、パワートランジスタを備えた半導体集積回路装置が5Vといった低い電源電圧が供給されて使用されることがある。このような場合、負荷に供給する電圧のダイナミックレンジを広く保つために、負荷に供給する電圧に対する電圧降下を抑制する必要がある。よって、パワートランジスタを含む回路に直接接続された電流検出用の抵抗による電圧降下を考慮すると、低い電源電圧が供給される半導体集積回路装置には適切な構成ではない。
【0004】
このような電圧降下を抑制した電流検出回路又は過電流保護回路を用いた従来技術として、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位なるトランジスタからの電流の大きさに従ってパワートランジスタを流れる電流保護を行う過電流保護機能付きのパワーMOSFETが提案されている(特許文献1〜特許文献5参照)。又、従来技術として、パワーFETと並列に接続されたセンスFET及びパワーFETがそれぞれオペアンプの入力端子に接続され、このオペアンプの出力端子とセンスFET側の入力端子との間の電位差を確認することで電流検出する半導体装置が提案されている(特許文献6参照)。
【0005】
【特許文献1】
特公平7−120221号公報
【特許文献2】
特公平8−34222号公報
【特許文献3】
特開2002−16219号公報
【特許文献4】
特開2002−26707号公報
【特許文献5】
特開2002−280886号公報
【特許文献6】
特開平6−61432号公報
【0006】
【発明が解決しようとする課題】
特許文献1〜特許文献5に記載された回路構成の過電流保護回路や電流検出回路の場合、ドレイン及びゲートがパワートランジスタのドレイン及びゲートと同電位になるトランジスタからの電流を検出することでパワートランジスタの電流検出を行うものとしているが、このトランジスタとパワートランジスタそれぞれのソースが強制的に同電位となるように構成されていない。よって、電流検出に用いられるトランジスタとパワートランジスタが完全に同一の動作状態ではないため、パワートランジスタを流れる電流に比例した電流が検出されない場合もある。
【0007】
又、特許文献6に記載された回路構成の半導体装置は、オペアンプの反転入力端子と出力端子とに抵抗を接続した構成としているため、オペアンプの反転入力端子側よりセンスFETのソース電流を検出電流として出力したとしても、センスFETのソース電流の一部が抵抗を介してオペアンプ内に流れ込む。よって、センスFETのソース電流が完全に出力されるわけではなく、その動作状態によって変動した値となってしまう。よって、オペアンプの出力端子側の電圧とオペアンプの反転入力端子側の電圧との差分によりパワーFETを流れる電流を検出するように構成しなければならない。
【0008】
更に、このとき、オペアンプの出力端子と反転入力端子との間に接続された抵抗にセンスFETのソース電流を流すようにするために、オペアンプの反転入力端子側をコンパレータやオペアンプの入力端子などの電流が流れ込まない回路段に接続する必要がある。即ち、更に後段に、電圧増幅段となる回路を設ける必要がある。又、電流信号として出力するためには、この電圧増幅段を電圧電流変換回路段とする必要がある。
【0009】
このような問題を鑑みて、本発明は、電流検出に用いられるトランジスタがパワートランジスタと同一の動作状態とされるとともに検出用信号として電流信号を出力する半導体集積回路装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体集積回路装置は、その第1電極に接続された負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、第2電極及び制御電極がそれぞれ前記パワートランジスタの第2電極及び制御電極に接続された第1トランジスタと、当該第1トランジスタの第1電極に第2電極が接続される第2トランジスタと、前記パワートランジスタの第1電極に制御電極が接続されるとともに前記パワートランジスタの第2電極に第1電極が接続され、前記第2トランジスタの制御電極に第2電極が接続される第3トランジスタと、を備え、前記パワートランジスタを流れる電流に比例した電流信号を前記第2トランジスタの第1電極から出力することを特徴とする。
【0014】
このような半導体集積回路装置において、前記第2トランジスタと前記第3トランジスタが逆極性のトランジスタであるとともに、前記第2トランジスタの第2電極及び制御電極間に発生する電位差と前記第3トランジスタの第2電極及び制御電極間に発生する電位差とを等しくすることで、前記パワートランジスタ及び前記第1トランジスタの第1電極にほぼ等しい電圧を印加することができる。
【0015】
よって、パワートランジスタ及び第1トランジスタがMOSFETである場合、その(ゲート幅)/(ゲート長)に比例した電流が、又、パワートランジスタ及び第1トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワートランジスタを流れる電流が検出される。又、このとき、第2及び第3トランジスタがMOSFETであるときはソース・ゲート間の電圧が、第2及び第3トランジスタがバイポーラトランジスタであるときはベース・エミッタ間の電圧が、それぞれ略等しくなるように設定される。
【0016】
又、前記第2トランジスタが前記第1トランジスタと同じ極性のトランジスタである。即ち、前記第1トランジスタがNチャネルのMOSFET又はnpn型バイポーラトランジスタであるときは、前記第2トランジスタをNチャネルのMOSFETとするとともに前記第3トランジスタをPチャネルのMOSFETとするか、又は、前記第2トランジスタをnpn型バイポーラトランジスタとするとともに前記第3トランジスタをpnp型バイポーラトランジスタとする。又、前記第1トランジスタがPチャネルのMOSFET又はpnp型バイポーラトランジスタであるときは、前記第2トランジスタをPチャネルのMOSFETとするとともに前記第3トランジスタをNチャネルのMOSFETとするか、又は、前記第2トランジスタをpnp型バイポーラトランジスタとするとともに前記第3トランジスタをnpn型バイポーラトランジスタとする。
【0017】
更に、前記第3トランジスタの第1電極が前記パワートランジスタ及び前記第1トランジスタの第2電極と接続するとともに、前記第3トランジスタの第2電極に抵抗を介して直流電圧が印加される。
【0018】
【発明の実施の形態】
<第1の実施形態>
本発明の第1の実施形態を、図面を参照して以下に説明する。図1は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。
【0019】
図1の半導体集積回路装置は、負荷Lに電流供給するパワートランジスタM1と、パワートランジスタM1のゲート及びソースそれぞれにゲート及びソースが接続されたトランジスタM2と、パワートランジスタM1のドレインに非反転入力端子が接続されるとともにトランジスタM2のドレインに反転入力端子が接続されたオペアンプAと、オペアンプAの出力端子にゲートが接続されるとともにトランジスタM2のドレインにソースが接続されたトランジスタM3とによって構成される。
【0020】
又、パワートランジスタM1及びトランジスタM2のソースが接地用端子10を介して接地されるとともに、パワートランジスタM1及びトランジスタM2のゲートに制御用端子11を介して制御信号が入力される。又、パワートランジスタM1のドレインが負荷Lと負荷用端子12を介して接続される。又、トランジスタM3のドレインに検出電流を出力する検出用端子13が設けられる。更に、パワートランジスタM1及びトランジスタM2,M3は、NチャネルのMOSFETである。又、トランジスタM3及びオペアンプAによって負帰還回路が構成される。
【0021】
このように半導体集積回路装置が構成されるとき、オペアンプAの反転入力端子及び非反転入力端子それぞれにおける電圧がほぼ等しくなるため、パワートランジスタM1及びトランジスタM2それぞれのドレインにかかる電圧がほぼ等しくなる。よって、パワートランジスタM1及びトランジスタM2は、それぞれのソース同士及びゲート同士が接続されているため、ドレイン及びソース及びゲートそれぞれに印加される電圧が等しくなる。
【0022】
このように、パワートランジスタM1及びトランジスタM2の各電極に印加される電圧を等しくすることによって、トランジスタM2を流れるドレイン電流がパワートランジスタM1を流れるドレイン電流に比例した値となる。即ち、パワートランジスタM1のゲート幅及びゲート長をW1、L1とし、トランジスタM2のゲート幅及びゲート長をW2、L2とすると、パワートランジスタM1のドレイン電流I1に対して、トランジスタM2のドレイン電流I2が、I1×(W2/L2)/(W1/L1)となる。このとき、トランジスタM2のドレイン電流が数μA〜数10μAに対して、トランジスタM1のドレイン電流が数百mAとなる。
【0023】
又、トランジスタM3が設けられることによって、オペアンプAの出力電圧がトランジスタM3のゲート電圧としてサンプリングされるのみとすることができる。よって、トランジスタM2が抵抗などを介して直接オペアンプAの出力端子に接続される場合と異なり、トランジスタM3のドレイン電流の一部としてオペアンプAから流出したり、検出用端子13を流れる電流の一部がオペアンプAに流入することを防ぐことができる。そのため、オペアンプAからの電流が流入又は流出して検出端子13に現れる電流がオペアンプAにより影響されることがないので、検出端子13に現れる電流値がパワートランジスタM1のドレイン電流に比例したトランジスタM2のドレイン電流の電流値を表すことになる。
【0024】
又、図1では、トランジスタM3をNチャネルのMOSFETとしたが、図2のように、トランジスタM3の代わりにnpn型バイポーラトランジスタであるトランジスタT3を使用しても構わない。このとき、トランジスタT3は、コレクタが検出用端子13に、ベースがオペアンプAの出力端子に、エミッタがトランジスタM2のドレインに接続される。即ち、トランジスタT3及びオペアンプAによって負帰還回路が構成される。又、このトランジスタT3のベース電流は、コレクタ電流に比べて微少なため、図1の場合と同様、検出端子13に現れる電流値がパワートランジスタM1のドレイン電流に比例したトランジスタM2のドレイン電流の電流値を表すことになる。
【0025】
又、図1及び図2では、パワートランジスタM1をNチャネルのMOSFETとしたが、図3(a)、(b)のように、パワートランジスタM1の代わりに、npn型バイポーラトランジスタであるパワートランジスタT1が使用される場合もある。このとき、NチャネルのMOSFETであるトランジスタM2の代わりに、npn型バイポーラトランジスタであるトランジスタT2が使用される。
【0026】
そして、オペアンプAの非反転入力端子及び反転入力端子それぞれに、パワートランジスタT1のコレクタ及びトランジスタT2のコレクタに接続される。又、パワートランジスタT1及びトランジスタT2のエミッタが接地用端子10に、パワートランジスタT1及びトランジスタT2のベースが制御用端子11にそれぞれ接続される。尚、図3(a)がNチャネルのMOSFETであるトランジスタM3を使用した構成であり、図3(b)がnpn型バイポーラトランジスタであるトランジスタT3を使用した構成である。
【0027】
図3(a)、(b)のように構成したとき、オペアンプA及びトランジスタM3,T3は、図1及び図2におけるオペアンプA及びトランジスタM3,T3と同様の機能を備える。そして、パワートランジスタT1及びトランジスタT2には、それぞれのエミッタ及びコレクタ及びベースに同じ電圧が印加された状態となり、パワートランジスタT1及びトランジスタT2のエミッタ面積に比例したコレクタ電流が流れることとなる。よって、パワートランジスタT1及びトランジスタT2のエミッタ面積をそれぞれS1,S2とし、パワートランジスタT1のコレクタ電流I1であるとき、トランジスタT2に流れるコレクタ電流I2がI1×S2/S1となるとともに、このコレクタ電流I2が検出用端子13に現れる。
【0028】
又、図1〜図3では、パワートランジスタM1,T1がオペアンプAの非反転入力端子に、トランジスタM2,T2がオペアンプAの反転入力端子に接続されるものとしたが、オペアンプAの非反転入力端子及び反転入力端子への接続関係を逆としても構わない。即ち、図4(a)、(b)のように、オペアンプAの反転入力端子及び非反転入力端子それぞれにパワートランジスタM1のドレイン及びトランジスタM2のドレインが接続され、又、図4(c)、(d)のように、オペアンプAの反転入力端子及び非反転入力端子それぞれにパワートランジスタT1のコレクタ及びトランジスタT2のコレクタが接続される。
【0029】
このとき、オペアンプAの出力端子に接続されるトランジスタM3,T3はそれぞれ、PチャネルのMOSFET及びpnp型バイポーラトランジスタとされることで、オペアンプA及びトランジスタM3,T3によって負帰還回路が構成される。即ち、トランジスタM3は、図4(a)、(c)のように、ゲートがオペアンプAの出力端子に、ソースが検出用端子13に、ドレインがオペアンプAの非反転入力端子に接続され、又、トランジスタT3は、図4(b)、(d)のように、ベースがオペアンプAの出力端子に、エミッタが検出用端子13に、コレクタがオペアンプAの非反転入力端子に接続される。
【0030】
更に、図1〜図4では、パワートランジスタM1及びトランジスタM2をNチャネルのMOSFETとし、パワートランジスタT1及びトランジスタT2をnpn型バイポーラトランジスタとしたが、図5に示すように、パワートランジスタM1及びトランジスタM2をPチャネルのMOSFETとし、パワートランジスタT1及びトランジスタT2をpnp型バイポーラトランジスタとすることができる。
【0031】
このとき、図5(a)、(b)のように、オペアンプAの非反転入力端子及び反転入力端子それぞれにパワートランジスタM1のドレイン及びトランジスタM2のドレインが接続されるとともに、トランジスタM3,T3をそれぞれPチャネルのMOSFET又はpnp型バイポーラトランジスタとし、オペアンプAの非反転入力端子と出力端子12とを接続する。このようにすることで、図5(a)、(b)の回路構成が、図1及び図2と逆極性であるが、その接続関係が等しくなる。
【0032】
又、図5(c)、(d)のように、オペアンプAの非反転入力端子及び反転入力端子それぞれにパワートランジスタT1のコレクタ及びトランジスタT2のコレクタが接続されるとともに、トランジスタM3,T3をそれぞれPチャネルのMOSFET又はpnp型バイポーラトランジスタとし、オペアンプAの非反転入力端子と出力端子12とを接続する。このようにすることで、図5(c)、(d)の回路構成が、図3(a)、(b)と逆極性であるが、その接続関係が等しくなる。
【0033】
又、図6(a)、(b)のように、オペアンプAの反転入力端子及び非反転入力端子それぞれにパワートランジスタM1のドレイン及びトランジスタM2のドレインが接続されるとともに、トランジスタM3,T3をそれぞれNチャネルのMOSFET又はnpn型バイポーラトランジスタとし、オペアンプAの反転入力端子と出力端子12とを接続する。このようにすることで、図6(a)、(b)の回路構成が、図4(a)、(b)と逆極性であるが、その接続関係が等しくなる。
【0034】
又、図6(c)、(d)のように、オペアンプAの反転入力端子及び非反転入力端子それぞれにパワートランジスタT1のコレクタ及びトランジスタT2のコレクタが接続されるとともに、トランジスタM3,T3をそれぞれNチャネルのMOSFET又はnpn型バイポーラトランジスタとし、オペアンプAの反転入力端子と出力端子12とを接続する。このようにすることで、図6(c)、(d)の回路構成が、図4(c)、(d)と逆極性であるが、その接続関係が等しくなる。
【0035】
<第2の実施形態>
本発明の第2の実施形態を、図面を参照して以下に説明する。図7は、本実施形態のパワートランジスタを備えた半導体集積回路装置の内部構成を示す回路ブロック図である。尚、図7において、図1と同一の素子については、同一の符号を付してその詳細な説明を省略する。
【0036】
図7の半導体集積回路装置は、図1の半導体集積回路装置からオペアンプAが削除されるとともに、電源電圧VDDが一端に印加された抵抗R及びトランジスタM3のゲートにソースが接続されゲートがパワートランジスタM1のドレインに接続されたトランジスタM4が設けられる。このトランジスタM4は、ドレインが接地端子10を介して接地されるPチャネルのMOSFETであり、トランジスタM3,M4のソース・ゲート間の閾値電圧が略同一の電圧Vthとされる。
【0037】
このように構成されるとき、パワートランジスタM1のドレイン電圧をVaとすると、このパワートランジスタM1のドレイン電圧VaがトランジスタM4のゲートに与えられるため、トランジスタM4のソース電圧がVa+Vthとなる。又、このトランジスタM4のソース電圧Va+VthがトランジスタM3のゲートに与えられるため、トランジスタM3のソース電圧がVa+Vth−Vth=Vaとなり、トランジスタM2のドレイン電圧がVaとなり、パワートランジスタM1のドレイン電圧と等しくなる。
【0038】
よって、トランジスタM2のドレイン電圧及びゲート電圧及びソース電圧がそれぞれ、パワートランジスタM1のドレイン電圧及びゲート電圧及びソース電圧と等しい値となるため、トランジスタM2のドレイン電流がトランジスタM1のドレイン電流に対して(ゲート幅)/(ゲート長)で比例した値となる。又、パワートランジスタM1のドレイン電圧がトランジスタM4のゲート電圧としてサンプリングされるのみであり、又、トランジスタM4のソース電圧がトランジスタM3のゲート電圧としてサンプリングされるのみであるため、検出端子13より出力されるトランジスタM2のドレイン電流への影響を小さくすることができる。
【0039】
即ち、トランジスタM3のドレイン電流がトランジスタM4と抵抗Rによる回路を流れる電流により増減することがなく、トランジスタM2のドレイン電流と等しい値となる。又、パワートランジスタM1を流れる電流がトランジスタM4と抵抗Rによる回路を流れる電流により増減することがなく、負荷Lを流れる電流と等しい値となる。よって、第1の実施形態と同様、検出用端子13に現れる電流は、パワートランジスタM1のドレイン電流に比例したトランジスタM2のドレイン電流と等しい値となる。
【0040】
又、図7では、トランジスタM3をNチャネルのMOSFETとするとともにトランジスタM4をPチャネルのMOSFETとしたが、図8のように、トランジスタM3の代わりにnpn型バイポーラトランジスタであるトランジスタT3を、トランジスタM4の代わりにpnp型バイポーラトランジスタT4をそれぞれ使用しても構わない。
【0041】
このとき、トランジスタT3は、コレクタが検出用端子13に、ベースが抵抗Rの他端に、エミッタがトランジスタM2のドレインに接続される。又、トランジスタT4は、コレクタが接地用端子10に、ベースがトランジスタM1のドレインに、エミッタがトランジスタT3のベースに接続される。このトランジスタT3,T4のベース電流は、コレクタ電流に比べて微少なため、図7の場合と同様、検出端子13に現れる電流値がパワートランジスタM1のドレイン電流に比例したトランジスタM2のドレイン電流の電流値を表すことになる。
【0042】
又、図7及び図8では、パワートランジスタM1をNチャネルのMOSFETとしたが、図9(a)、(b)のように、バイポーラトランジスタM1の代わりに、npn型バイポーラトランジスタであるパワートランジスタT1が使用される場合もある。このとき、NチャネルのMOSFETであるトランジスタM2の代わりに、npn型バイポーラトランジスタであるトランジスタT2が使用される。
【0043】
そして、図9(a)において、パワートランジスタT1のコレクタがトランジスタM4のゲートに接続されるとともに、トランジスタT2のコレクタがトランジスタM3のソースに接続される。又、図9(b)において、パワートランジスタT1のコレクタがトランジスタT4のベースに接続されるとともに、トランジスタT2のコレクタがトランジスタT3のエミッタに接続される。更に、図9(a)、(b)において、パワートランジスタT1及びトランジスタT2のエミッタが接地用端子10に、パワートランジスタT1及びトランジスタT2のベースが制御用端子11にそれぞれ接続される。
【0044】
更に、図7〜図9では、パワートランジスタM1及びトランジスタM2をNチャネルのMOSFETとし、パワートランジスタT1及びトランジスタT2をnpn型バイポーラトランジスタとしたが、パワートランジスタM1及びトランジスタM2をPチャネルのMOSFETとし、パワートランジスタT1及びトランジスタT2をpnp型バイポーラトランジスタとすることができる。
【0045】
又、図10(a)、(c)のように、トランジスタM2のドレイン又はトランジスタT2のコレクタにソースが接続されるトランジスタM3をPチャネルのMOSFETとするとともに、パワートランジスタM1のドレイン又はパワートランジスタT1のコレクタにゲートが接続されるトランジスタM4をNチャネルのMOSFETとする。このようにすることで、図10(a)、(c)の回路構成が、図7及び図9(a)と逆極性であるが、その接続関係が等しくなる。
【0046】
又、図10(b)、(d)のように、トランジスタM2のドレイン又はトランジスタT2のコレクタにエミッタが接続されるトランジスタT3をpnp型バイポーラトランジスタとするとともに、パワートランジスタM1のドレイン又はパワートランジスタT1のコレクタにベースが接続されるトランジスタT4をnpn型バイポーラトランジスタとする。このようにすることで、図10(b)、(d)の回路構成が、図8、図9(b)と逆極性であるが、その接続関係が等しくなる。
【0047】
【発明の効果】
本発明によると、パワートランジスタの第1電極及び第2電極及び制御電極それぞれにかかる電圧とほぼ同じ電圧がかかる第1トランジスタを流れる電流を電流信号として出力する。そのため、パワートランジスタとほぼ同一の動作条件で動作する第1トランジスタを流れる電流信号がパワートランジスタを流れる電流信号に対して比例関係となり、パワートランジスタを流れる電流をより正確に確認することができる。又、第1トランジスタを流れるとともに出力される電流信号が半導体集積回路装置内部の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図2】本発明の第1の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図3】本発明の第1の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図4】本発明の第1の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図5】本発明の第1の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図6】本発明の第1の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図7】本発明の第2の実施形態の半導体集積回路装置の内部構成を示す回路ブロック図。
【図8】本発明の第2の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図9】本発明の第2の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【図10】本発明の第2の実施形態の半導体集積回路装置の別の内部構成を示す回路ブロック図。
【符号の説明】
M1,T1 パワートランジスタ
M2〜M4,T2〜T4 トランジスタ
A オペアンプ
L 負荷
R 抵抗
Claims (4)
- その第1電極に接続された負荷に大電流を出力するパワートランジスタを備えた半導体集積回路装置において、
第2電極及び制御電極がそれぞれ前記パワートランジスタの第2電極及び制御電極に接続された第1トランジスタと、
当該第1トランジスタの第1電極に第2電極が接続される第2トランジスタと、
前記パワートランジスタの第1電極に制御電極が接続されるとともに前記パワートランジスタの第2電極に第1電極が接続され、前記第2トランジスタの制御電極に第2電極が接続される第3トランジスタと、
を備え、
前記パワートランジスタを流れる電流に比例した電流信号を前記第2トランジスタの第1電極から出力することを特徴とする半導体集積回路装置。 - 前記第2トランジスタと前記第3トランジスタが逆極性のトランジスタであるとともに、前記第2トランジスタの第2電極及び制御電極間に発生する電位差と前記第3トランジスタの第2電極及び制御電極間に発生する電位差とが等しいことを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第2トランジスタが前記第1トランジスタと同じ極性のトランジスタであることを特徴とする請求項2に記載の半導体集積回路装置。
- 前記第3トランジスタの第1電極が前記パワートランジスタ及び前記第1トランジスタの第2電極と接続するとともに、前記第3トランジスタの第2電極に抵抗を介して直流電圧が印加されることを特徴とする請求項1〜請求項3のいずれかに記載の半導体集積回路装置。
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