JP3729819B2 - パワー素子用保護回路及びこれを備えた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴやパワーバイポーラトランジスタ等のパワー素子の破壊を防止するパワー素子用保護回路に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路チップに搭載されるパワー素子用保護回路としてサーマルシャットダウン回路が主に用いられてきた。サーマルシャットダウン回路は、内蔵する温度センサによって温度を検知して、その検知温度が設定温度よりも高くなるとパワー素子の動作を停止させてパワー素子を熱破壊から保護することができる。
【０００３】
また、パワー素子を流れる電流を検知して、その検知電流が設定電流より大きくならないようにパワー素子を制御するパワー素子用保護回路が用いられる場合もあった。
【０００４】
【特許文献１】
特開２００１−２０３０９１号公報
【特許文献２】
登録実用新案第２６０６４６１号公報
【０００５】
【発明が解決しようとする課題】
上記サーマルシャットダウン回路は回路構成が簡単ではあるが、パワー素子と温度センサを同じ位置に設けることはできないため、特にパワー素子において過渡熱が発生した場合に温度センサによる検知温度とパワー素子自体の温度との間の温度差が生じ、サーマルシャットダウン回路によるパワー素子の動作停止がパワー素子の温度上昇に追いつかずパワー素子の熱破壊に至るおそれがあった。
【０００６】
また、上記パワー素子を流れる電流を制限するパワー素子用保護回路は、電源電圧が高くなってパワー素子における電圧降下が大きくなると、パワー素子での損失電力が大きくなってパワー素子の熱破壊に至るおそれがあった。一方、電源電圧が高くなることを考慮して設定電流を小さくすると実動作を阻害するおそれがあった。
【０００７】
本発明は、上記の問題点に鑑み、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができ且つ簡単な回路構成にすることができるパワー素子用保護回路及びこれを備えた半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパワー素子用保護回路においては、第１電極、第２電極、及び制御端子を有するパワー素子の前記第１電極−前記第２電極間電圧を検出し、その検出した電圧に比例した電流を出力する電圧検出手段と、前記パワー素子を流れる電流を検出し、その検出した電流に比例した電流を出力する電流検出手段と、前記電流検出手段の出力電流を対数変換して出力する第１対数変換手段と、前記電圧検出手段の出力電流を対数変換して出力する第２対数変換手段と、前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値を逆対数変換する逆対数変換手段と、前記逆対数変換手段の出力に基づいて前記パワー素子の駆動を制限する駆動制限手段と、を備える構成とする。
【０００９】
かかるパワー素子用保護回路は簡単な回路構成であって集積化が容易であり、検出対象が間接的な温度検出でなくパワー素子での損失電力であるため熱の発生量を精度良くコントロールすることができる。そのため、天絡、地絡、負荷短絡等による過渡熱の発生を制限することができ、パワー素子の破壊に至る可能性を低く抑えることができる。
【００１０】
また、前記第１対数変換手段として、前記電流検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第１バイポーラトランジスタを用い、前記第２対数変換手段として、前記電圧検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第２バイポーラトランジスタを用い、前記逆対数変換手段として、前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値をベース−エミッタ間電圧とし、エミッタ電流又はコレクタ電流を出力する第３バイポーラトランジスタを用いてもよい。
【００１１】
このような構成によると、パワー素子用保護回路に設けられるトランジスタの数が少なくてすむので、回路構成を簡単にすることができ、高速動作が可能となる。
【００１２】
また、上記目的を達成するために、本発明に係る半導体装置においては、第１電極、第２電極、及び制御端子を有するパワー素子と、前記制御端子に駆動信号を出力して前記パワー素子を駆動する駆動手段と、前記パワー素子及び前記駆動手段に接続され、前記駆動手段を制御する上記いずれかの構成のパワー素子用保護回路と、を備える構成とする。
【００１３】
このような構成により、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができるとともに、搭載するパワー素子用保護回路の回路構成を簡単にすることができる。
【００１４】
また、前記電流検出手段が、第２電極及び制御電極がそれぞれ前記パワー素子の第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第１及び第２電極における一方の電極が接続される第２トランジスタと、前記パワー素子の第１電極に一方の入力端子が接続されて前記第１トランジスタの第１電極に他方の入力端子が接続されるとともに、出力端子に前記第２トランジスタの制御電極が接続されるオペアンプと、を備え、前記パワー素子を流れる電流に比例した電流信号を前記第２トランジスタの第１及び第２電極における他方の電極から出力するようにしてもよい。
【００１５】
この構成によると、前記オペアンプの両入力端子の電圧がほぼ等しくなるため、前記パワー素子及び前記第１トランジスタそれぞれの第１電極にかかる電圧がほぼ等しくなり、前記パワー素子及び前記第１トランジスタの動作状態がほぼ同一とすることができる。よって、パワー素子及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワー素子及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワー素子を流れる電流が正確に検出される。又、第１トランジスタを流れるとともに出力される電流信号が電流検出手段の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【００１６】
又、前記第２トランジスタと前記オペアンプとによって負帰還回路が構成される。このとき、前記第２トランジスタがＮチャネルのＭＯＳＦＥＴやｎｐｎ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの反転入力端子に接続される。又、前記第２トランジスタがＰチャネルのＭＯＳＦＥＴやｐｎｐ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの非反転入力端子に接続される。
【００１７】
又、前記電流検出手段が、第２電極及び制御電極がそれぞれ前記パワー素子の第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第２電極が接続される第２トランジスタと、前記パワー素子の第１電極に制御電極が接続されるとともに、前記第２トランジスタの制御電極に第２電極が接続される第３トランジスタと、を備え、前記パワー素子を流れる電流に比例した電流信号を前記第２トランジスタの第１電極から出力するようにしてもよい。
【００１８】
この構成によると、前記第２トランジスタと前記第３トランジスタが逆極性のトランジスタであるとともに、前記第２トランジスタの第２電極及び制御電極間に発生する電位差と前記第３トランジスタの第２電極及び制御電極間に発生する電位差とを略等しくすることで、前記パワー素子及び前記第１トランジスタの第１電極にほぼ等しい電圧を印加することができる。
【００１９】
よって、パワー素子及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワー素子及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワー素子を流れる電流が正確に検出される。又、このとき、第２及び第３トランジスタがＭＯＳＦＥＴであるときはソース・ゲート間の電圧が、第２及び第３トランジスタがバイポーラトランジスタであるときはベース・エミッタ間の電圧が、それぞれ略等しくなるように設定される。又、第１トランジスタを流れるとともに出力される電流信号が電流検出手段の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【００２０】
又、前記第２トランジスタが前記第１トランジスタと同じ極性のトランジスタである。即ち、前記第１トランジスタがＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタであるときは、前記第２トランジスタをＮチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＰチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｎｐｎ型バイポーラトランジスタとするとともに前記第３トランジスタをｐｎｐ型バイポーラトランジスタとする。又、前記第１トランジスタがＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタであるときは、前記第２トランジスタをＰチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＮチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｐｎｐ型バイポーラトランジスタとするとともに前記第３トランジスタをｎｐｎ型バイポーラトランジスタとする。
【００２１】
更に、前記第３トランジスタの第１電極が前記パワー素子及び前記第１トランジスタの第２電極と接続するとともに、前記第３トランジスタの第２電極に抵抗を介して直流電圧が印加される。
【００２２】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体装置の構成例を図１に示す。本発明に係る半導体装置１は、パワー素子２と、駆動回路３と、パワー素子用保護回路４とによって構成される。パワー素子２としては、例えばパワーＭＯＳＦＥＴやパワーバイポーラトランジスタ等が挙げられる。駆動回路３は、パワー素子２の制御端子（パワー素子２がパワーＭＯＳＦＥＴの場合はゲート、パワー素子２がパワーバイポーラトランジスタの場合はベース）に負荷駆動指令信号Ｓ２に応じた駆動信号Ｓ３を出力してパワー素子２を駆動する。そして、駆動状態のパワー素子２が負荷１６に電力を供給する。
【００２３】
パワー素子用保護回路４は、パワー素子２における電圧降下Ｖｏ（パワー素子２がパワーＭＯＳＦＥＴの場合はドレイン−ソース間電圧、パワー素子２がパワーバイポーラトランジスタの場合はコレクタ−エミッタ間電圧）を検出しその検出電圧Ｖｏに比例した電圧を出力する電圧検出部５と、電圧検出部５の出力電圧を電流に変換する電流変換部６と、電流変換部６の出力電流Ｉ2を対数変換する対数変換部７とを備える。
【００２４】
また、パワー素子用保護回路４は、パワー素子２を流れる電流Ｉｏ（パワー素子２がパワーＭＯＳＦＥＴの場合はドレイン電流、パワー素子２がパワーバイポーラトランジスタの場合はコレクタ電流）を検出しその検出電流Ｉｏに比例した電流を出力する電流検出部８と、電流検出部８の出力電流に比例した電流を生成する電流変換部９と、電流変換部９の出力電流Ｉ1を対数変換する対数変換部１０とを備える。
【００２５】
さらに、パワー素子用保護回路４は、基準定電流源１１と、基準定電流源１１から出力される基準定電流Ｉ3を対数変換する基準定電流対数変換部１２と、対数変換部７の出力電圧Ｖ2と対数変換部１０の出力電圧Ｖ1を足し合わせて基準定電流対数変換部１２の出力電圧Ｖ3を差し引いたものを出力する演算部１３と、演算部１３の出力電圧Ｖ4を逆対数変換する逆対数変換部１４と、逆対数変換部１４の出力電流Ｉ4と制限電力指令信号Ｓ１を比較する比較部１５とを備える。
【００２６】
比較部１５は、逆対数変換部１４の出力電流Ｉ4の値が制限電力指令信号Ｓ１より大きい場合、負荷駆動信号Ｓ２に拘わらず駆動信号Ｓ３をパワー素子２の駆動を制限する信号にする。なお、制限電力指令信号Ｓ１を生成する回路はパワー素子用保護回路４に内蔵されていても外付けされていてもよく、負荷駆動信号Ｓ２を生成する回路は半導体装置１に内蔵されていても外付けされていてもよい。
【００２７】
パワー素子用保護回路４は、パワー素子２を流れる電流とパワー素子２での電圧降下からパワー素子２の損失電力を求める際に、パワー素子２を流れる電流とパワー素子２での電圧降下とを直接乗算するのではなく、パワー素子２を流れる電流とパワー素子２での電圧降下とをそれぞれ対数変換し、それらの加算値から所定値を減算したものを逆対数変換してパワー素子２の損失電力を求めている。このように乗算を行わずに加算と減算によってパワー素子２の損失電力を求めているので、回路構成を簡単にすることができ、集積化が容易である。また、検出対象が間接的な温度検出でなくパワー素子での損失電力であるため熱の発生量を精度良く制御することができる。そのため、天絡、地絡、負荷短絡等による過渡熱の発生を制限することができ、パワー素子の破壊に至る可能性を低く抑えることができる。
【００２８】
次に、パワー素子用保護回路４の回路構成について説明する。パワー素子用保護回路４の一回路構成例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００２９】
電流検出部８の出力電流に比例した電流Ｉ1を出力する電流源１７の一端に電源電圧が印加され、他端がｐｎｐ型トランジスタＱ１のエミッタ及びｐｎｐ型トランジスタＱ２のベースに接続される。トランジスタＱ１のコレクタは接地される。
【００３０】
電圧検出部５の出力電圧に比例した電流Ｉ2を出力する電流源１８の一端が接地され、他端がトランジスタＱ２のコレクタ、及びトランジスタＱ１のベース、及びｐｎｐ型トランジスタＱ３のベースに接続される。トランジスタＱ２のエミッタとｐｎｐ型トランジスタＱ４のエミッタとが共通接続され、その接続ノードに電源電圧が印加される。
【００３１】
基準定電流Ｉ3を出力する基準定電流源１１の一端に電源電圧が印加され、他端にトランジスタＱ３のエミッタ及びトランジスタＱ４のベースが接続される。そして、トランジスタＱ３のコレクタが接地され、トランジスタＱ４のコレクタが比較部１５に接続される。
【００３２】
このような回路構成である図２のパワー素子用保護回路の動作について説明する。なお、以下の動作説明においてはトランジスタのベース電流を無視するものとする。電流検出部８はパワー素子２を流れる電流Ｉｏ［A］に比例した電流を出力し、電流源１７は電流検出部８の出力電流に比例した電流Ｉ1［A］を出力するので、下記（１）式が成り立つ。なお、（１）式中のＫ1［A/A］は変換係数である。
Ｉ1＝Ｋ1・Ｉｏ …（１）
【００３３】
電圧検出部５はパワー素子２における電圧降下Ｖｏ［V］に比例した電圧を出力し、電流源１８は電圧検出部５の出力電圧に比例した電流Ｉ2［A］を出力するので、下記（２）式が成り立つ。なお、（２）式中のＫ2［A/V］は変換係数である。
Ｉ2＝Ｋ2・Ｖｏ …（２）
【００３４】
トランジスタＱ１は、電流源１７の出力電流Ｉ1をエミッタ電流として入力し、そのエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ1を出力する。トランジスタＱ１のエミッタ電流Ｉ1［A］とベース−エミッタ間電圧Ｖ1［V］との間にはダイオード方程式である下記（３）式が成り立つ。なお、（３）式中のＶT［V］は熱電圧でありｋ・Ｔ／ｑで表される（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の単位電荷、常温で約２６［mV］）。Ｉｓ［A］は逆方向コレクタ飽和電流でパワー素子用保護回路の製造プロセスにより一定の値となる。
Ｖ1＝ＶT・ln（Ｉ1／Ｉｓ） …（３）
【００３５】
トランジスタＱ２は、電流源１８の出力電流Ｉ2をコレクタ電流として入力し、そのコレクタ電流と等しいエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ2を出力する。トランジスタＱ２のエミッタ電流Ｉ2［A］とベース−エミッタ間電圧Ｖ2［V］との間にはダイオード方程式である下記（４）式が成り立つ。なお、（４）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｖ2＝ＶT・ln（Ｉ2／Ｉｓ） …（４）
【００３６】
トランジスタＱ３は、基準定電流源１１の基準定電流Ｉ3をエミッタ電流として入力し、そのエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ3を出力する。トランジスタＱ３のエミッタ電流Ｉ3［A］とベース−エミッタ間電圧Ｖ3［V］との間にはダイオード方程式である下記（５）式が成り立つ。なお、（５）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｖ3＝ＶT・ln（Ｉ3／Ｉｓ） …（５）
【００３７】
そして、トランジスタＱ１〜Ｑ４のベース−エミッタ間電圧Ｖ1［V］〜Ｖ4［V］には下記（６）式の関係が成り立つ。
Ｖ3＋Ｖ4＝Ｖ1＋Ｖ2 …（６）
【００３８】
上記（１）式〜（６）式によると、トランジスタＱ４のベース−エミッタ間電圧Ｖ4［V］は下記（７）式のように表すことができる。
【００３９】
【数１】
【００４０】
トランジスタＱ４は、ベース−エミッタ間電圧Ｖ4を逆対数変換したエミッタ電流と等しいコレクタ電流Ｉ4を比較部１５に出力する。トランジスタＱ４のエミッタ電流Ｉ4［A］とベース−エミッタ間電圧Ｖ4［V］との間にはダイオード方程式である下記（８）式が成り立つ。なお、（８）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｉ4＝Ｉｓ・exp（Ｖ4／ＶT） …（８）
【００４１】
（７）式及び（８）式から、下記（９）式が成り立つ。
Ｉ4＝Ｋ1・Ｋ2・Ｖｏ・Ｉｏ／Ｉ3 …（９）
【００４２】
（９）式から明らかなように、トランジスタＱ４から比較部１５に出力される電流Ｉ4はパワー素子２の損失電力（Ｖｏ・Ｉｏ）に比例した値となる。したがって、電流Ｉ4とパワー素子２の損失電力（Ｖｏ・Ｉｏ）との間の比例定数（Ｋ1・Ｋ2／Ｉ3）を考慮して制限電力指令信号Ｓ１の値を設定するとよい。
【００４３】
図２のパワー素子用保護回路は、内部に設けられるトランジスタの数が少ないので、高速動作が可能である。
【００４４】
なお、電圧Ｖ1と電圧Ｖ2を加算したものをダイオード方程式によって逆対数変換しても逆方向コレクタ電流Ｉｓの項をキャンセルすることができないため（（７）式及び（８）式参照）、図２のパワー素子用保護回路では、基準定電流Ｉ3をダイオード方程式によって対数変換することで得られる電圧Ｖ3を電圧Ｖ1と電圧Ｖ2を加算したものから差し引くことで電圧Ｖ4を得て（（６）式参照）、その電圧Ｖ4をダイオード方程式によって逆対数変換することでパワー素子２の損失電力に比例し且つ逆方向コレクタ電流Ｉｓの項がキャンセルされた電流Ｉ4を得るようにしている。
【００４５】
次に、パワー素子用保護回路４の他の回路構成例を図３に示す。なお、図３において図２と同一の部分には同一の符号を付し詳細な説明を省略する。図３のパワー素子用保護回路は、図２のパワー素子用保護回路にｐｎｐ型トランジスタＱ５を新たに付加し、トランジスタＱ１のベース及びトランジスタＱ３のベースの接続ノードとトランジスタＱ２のコレクタ及び電流源１８の接続ノードとを別個にした構成である。
【００４６】
トランジスタＱ５のエミッタがトランジスタＱ１のベース及びトランジスタＱ３のベースの接続ノードに接続され、トランジスタＱ５のベースがトランジスタＱ２のコレクタ及び電流源１８の接続ノードに接続される。そして、トランジスタＱ５のコレクタが接地される。
【００４７】
図３のパワー素子用保護回路は、トランジスタＱ１及びＱ３のベース電流によって電流源１８の出力電流とトランジスタＱ２のコレクタ電流との間に生じる誤差を図２のパワー素子用保護回路の場合に比べて１／ｈfeにすることができるので、図２のパワー素子用保護回路の場合に比べてパワー素子２の損失電力の検出精度が向上する。なお、ｈfeはエミッタ接地で出力を短絡した場合のトランジスタＱ５の電流利得である。
【００４８】
次に、パワー素子用保護回路４の更に他の回路構成例を図４に示す。図４のパワー素子用保護回路ではｎｐｎ型トランジスタＱ１’〜Ｑ４’を用い、図２のパワー素子用保護回路ではｐｎｐ型トランジスタＱ１〜Ｑ４を用いているが、図４のパワー素子用保護回路と図２のパワー素子用保護回路において基本的な構成及び動作は共通であるので、図４のパワー素子用保護回路の特徴部分のみを説明する。
【００４９】
図４のパワー素子用保護回路は、ｎｐｎ型トランジスタＱ６〜Ｑ８を具備している。トランジスタＱ６のコレクタに電源電圧が印加され、トランジスタＱ６のベースが基準定電流源１１及びトランジスタＱ３’のコレクタに接続され、トランジスタＱ６のエミッタがトランジスタＱ７のベース、トランジスタＱ８のベース、及びトランジスタＱ８のコレクタに接続される。また、トランジスタＱ７のコレクタがトランジスタＱ３’のエミッタ及びトランジスタＱ４’のベースに接続される。そして、トランジスタＱ７のエミッタ及びトランジスタＱ８のエミッタが接地される。
【００５０】
このような構成によると、トランジスタＱ７とトランジスタＱ８によって構成されるカレントミラー回路によってトランジスタＱ３’を流れる電流とトランジスタＱ６を流れる電流とが等しくなる。そして、トランジスタＱ６のベース電流がトランジスタＱ６のコレクタ電流Ｉの１／β倍であるとすると、下記（１０）式が成り立つ。
Ｉ3＝（１＋１／β）Ｉ …（１０）
【００５１】
ここで、１≪βであるのでＩ3≒Ｉとなる。一方、図２のパワー素子用保護回路では、基準定電流Ｉ3とトランジスタＱ４のベース電流との合計電流がトランジスタＱ３を流れる電流になっている。したがって、図４のパワー素子用保護回路におけるトランジスタＱ３’を流れる電流Ｉと基準定電流Ｉ3との誤差は、図２のパワー素子用保護回路におけるトランジスタＱ３を流れる電流と基準定電流Ｉ3との誤差よりも小さくなる。すなわち、図４のパワー素子用保護回路は、図２のパワー素子用保護回路に比べてパワー素子２の損失電力の検出精度が向上する。
【００５２】
なお、上述した図２及び図３のパワー素子用保護回路においては、ｐｎｐ型トランジスタを用いたが、ｎｐｎ型トランジスタを用いた回路構成にしても構わない。また、パワー素子を空冷するための冷却ファンが故障した場合等においてはパワー素子の損失電力が許容範囲内であってもパワー素子の温度が許容範囲を越えるおそれがあるので、サーマルシャットダウン回路による温度保護も共用することでパワー素子の破壊に至る可能性をさらに低く抑えることができる。
【００５３】
ここで、電流検出部８の検出精度が向上すればパワー素子の損失電力の検出精度も向上するので、電流検出部８には検出精度が良好である電流検出部８を用いることが望ましい。そこで、以下に電流検出部８の検出精度を良好にすることができる実施形態について説明する。
【００５４】
電流検出部８の第１の実施形態を、図面を参照して以下に説明する。図５は、パワー素子２、電流検出部８、及び負荷１６のみの構成を示す回路ブロック図である。
【００５５】
図５の回路は、負荷１６に電流供給するパワー素子２であるパワートランジスタＭ１と、パワートランジスタＭ１のゲート及びソースそれぞれにゲート及びソースが接続されたトランジスタＭ２と、パワートランジスタＭ１のドレインに非反転入力端子が接続されるとともにトランジスタＭ２のドレインに反転入力端子が接続されたオペアンプＡと、オペアンプＡの出力端子にゲートが接続されるとともにトランジスタＭ２のドレインにソースが接続されたトランジスタＭ３とによって構成される。
【００５６】
又、パワートランジスタＭ１及びトランジスタＭ２のソースが接地用端子２０を介して接地されるとともに、パワートランジスタＭ１及びトランジスタＭ２のゲートに制御用端子２１を介して駆動信号Ｓ３が入力される。又、パワートランジスタＭ１のドレインが負荷１６と負荷用端子２２を介して接続される。又、トランジスタＭ３のドレインに検出電流を出力する検出用端子２３が設けられる。更に、パワートランジスタＭ１及びトランジスタＭ２，Ｍ３は、ＮチャネルのＭＯＳＦＥＴである。又、トランジスタＭ３及びオペアンプＡによって負帰還回路が構成される。
【００５７】
このように図５の回路が構成されるとき、オペアンプＡの反転入力端子及び非反転入力端子それぞれにおける電圧がほぼ等しくなるため、パワートランジスタＭ１及びトランジスタＭ２それぞれのドレインにかかる電圧がほぼ等しくなる。よって、パワートランジスタＭ１及びトランジスタＭ２は、それぞれのソース同士及びゲート同士が接続されているため、ドレイン及びソース及びゲートそれぞれに印加される電圧が等しくなる。
【００５８】
このように、パワートランジスタＭ１及びトランジスタＭ２の各電極に印加される電圧を等しくすることによって、トランジスタＭ２を流れるドレイン電流がパワートランジスタＭ１を流れるドレイン電流に比例した値となる。即ち、パワートランジスタＭ１のゲート幅及びゲート長をＷ１、Ｌ１とし、トランジスタＭ２のゲート幅及びゲート長をＷ２、Ｌ２とすると、パワートランジスタＭ１のドレイン電流Ｉ１に対して、トランジスタＭ２のドレイン電流Ｉ２が、Ｉ１×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。このとき、トランジスタＭ２のドレイン電流が数μＡ〜数１０μＡに対して、トランジスタＭ１のドレイン電流が数百ｍＡとなる。
【００５９】
又、トランジスタＭ３が設けられることによって、オペアンプＡの出力電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみとすることができる。よって、トランジスタＭ２が抵抗などを介して直接オペアンプＡの出力端子に接続される場合と異なり、トランジスタＭ３のドレイン電流の一部としてオペアンプＡから流出したり、検出用端子２３を流れる電流の一部がオペアンプＡに流入することを防ぐことができる。そのため、オペアンプＡからの電流が流入又は流出して検出端子２３に現れる電流がオペアンプＡにより影響されることがないので、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００６０】
又、図５では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとしたが、図６のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用しても構わない。このとき、トランジスタＴ３は、コレクタが検出用端子２３に、ベースがオペアンプＡの出力端子に、エミッタがトランジスタＭ２のドレインに接続される。即ち、トランジスタＴ３及びオペアンプＡによって負帰還回路が構成される。又、このトランジスタＴ３のベース電流は、コレクタ電流に比べて微少なため、図５の場合と同様、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００６１】
又、図５及び図６では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図７（ａ）、（ｂ）のように、パワートランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００６２】
そして、オペアンプＡの非反転入力端子及び反転入力端子それぞれに、パワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタに接続される。又、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子２０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子２１にそれぞれ接続される。尚、図７（ａ）がＮチャネルのＭＯＳＦＥＴであるトランジスタＭ３を使用した構成であり、図７（ｂ）がｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用した構成である。
【００６３】
図７（ａ）、（ｂ）のように構成したとき、オペアンプＡ及びトランジスタＭ３，Ｔ３は、図５及び図６におけるオペアンプＡ及びトランジスタＭ３，Ｔ３と同様の機能を備える。そして、パワートランジスタＴ１及びトランジスタＴ２には、それぞれのエミッタ及びコレクタ及びベースに同じ電圧が印加された状態となり、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積に比例したコレクタ電流が流れることとなる。よって、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積をそれぞれｓ１，ｓ２とし、パワートランジスタＴ１のコレクタ電流Ｉ１であるとき、トランジスタＴ２に流れるコレクタ電流Ｉ２がＩ１×ｓ２／ｓ１となるとともに、このコレクタ電流Ｉ２が検出用端子２３に現れる。
【００６４】
又、図５〜図７では、パワートランジスタＭ１，Ｔ１がオペアンプＡの非反転入力端子に、トランジスタＭ２，Ｔ２がオペアンプＡの反転入力端子に接続されるものとしたが、オペアンプＡの非反転入力端子及び反転入力端子への接続関係を逆としても構わない。即ち、図８（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続され、又、図８（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続される。
【００６５】
このとき、オペアンプＡの出力端子に接続されるトランジスタＭ３，Ｔ３はそれぞれ、ＰチャネルのＭＯＳＦＥＴ及びｐｎｐ型バイポーラトランジスタとされることで、オペアンプＡ及びトランジスタＭ３，Ｔ３によって負帰還回路が構成される。即ち、トランジスタＭ３は、図８（ａ）、（ｃ）のように、ゲートがオペアンプＡの出力端子に、ソースが検出用端子２３に、ドレインがオペアンプＡの非反転入力端子に接続され、又、トランジスタＴ３は、図８（ｂ）、（ｄ）のように、ベースがオペアンプＡの出力端子に、エミッタが検出用端子２３に、コレクタがオペアンプＡの非反転入力端子に接続される。
【００６６】
更に、図５〜図８では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、図９に示すように、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００６７】
このとき、図９（ａ）、（ｂ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子２２とを接続する。このようにすることで、図９（ａ）、（ｂ）の回路構成が、図５及び図６と逆極性であるが、その接続関係が等しくなる。
【００６８】
又、図９（ｃ）、（ｄ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子２２とを接続する。このようにすることで、図９（ｃ）、（ｄ）の回路構成が、図７（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００６９】
又、図１０（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子２２とを接続する。このようにすることで、図１０（ａ）、（ｂ）の回路構成が、図８（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００７０】
又、図１０（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子２２とを接続する。このようにすることで、図１０（ｃ）、（ｄ）の回路構成が、図８（ｃ）、（ｄ）と逆極性であるが、その接続関係が等しくなる。
【００７１】
電流検出部８の第２の実施形態を、図面を参照して以下に説明する。図１１は、パワー素子２、電流検出部８、及び負荷１６のみの構成を示す回路ブロック図である。尚、図１１において、図５と同一の素子については、同一の符号を付してその詳細な説明を省略する。
【００７２】
図１１の回路は、図５の回路からオペアンプＡが削除されるとともに、電源電圧ＶＤＤが一端に印加された抵抗Ｒ及びトランジスタＭ３のゲートにソースが接続されゲートがパワートランジスタＭ１のドレインに接続されたトランジスタＭ４が設けられる。このトランジスタＭ４は、ドレインが接地端子２０を介して接地されるＰチャネルのＭＯＳＦＥＴであり、トランジスタＭ３，Ｍ４のソース・ゲート間の閾値電圧が略同一の電圧Ｖｔｈとされる。
【００７３】
このように構成されるとき、パワートランジスタＭ１のドレイン電圧をＶａとすると、このパワートランジスタＭ１のドレイン電圧ＶａがトランジスタＭ４のゲートに与えられるため、トランジスタＭ４のソース電圧がＶａ＋Ｖｔｈとなる。又、このトランジスタＭ４のソース電圧Ｖａ＋ＶｔｈがトランジスタＭ３のゲートに与えられるため、トランジスタＭ３のソース電圧がＶａ＋Ｖｔｈ−Ｖｔｈ＝Ｖａとなり、トランジスタＭ２のドレイン電圧がＶａとなり、パワートランジスタＭ１のドレイン電圧と等しくなる。
【００７４】
よって、トランジスタＭ２のドレイン電圧及びゲート電圧及びソース電圧がそれぞれ、パワートランジスタＭ１のドレイン電圧及びゲート電圧及びソース電圧と等しい値となるため、トランジスタＭ２のドレイン電流がトランジスタＭ１のドレイン電流に対して（ゲート幅）／（ゲート長）で比例した値となる。又、パワートランジスタＭ１のドレイン電圧がトランジスタＭ４のゲート電圧としてサンプリングされるのみであり、又、トランジスタＭ４のソース電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみであるため、検出端子２３より出力されるトランジスタＭ２のドレイン電流への影響を小さくすることができる。
【００７５】
即ち、トランジスタＭ３のドレイン電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、トランジスタＭ２のドレイン電流と等しい値となる。又、パワートランジスタＭ１を流れる電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、負荷１６を流れる電流と等しい値となる。よって、第１の実施形態と同様、検出用端子２３に現れる電流は、パワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流と等しい値となる。
【００７６】
又、図１１では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとするとともにトランジスタＭ４をＰチャネルのＭＯＳＦＥＴとしたが、図１２のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を、トランジスタＭ４の代わりにｐｎｐ型バイポーラトランジスタＴ４をそれぞれ使用しても構わない。
【００７７】
このとき、トランジスタＴ３は、コレクタが検出用端子２３に、ベースが抵抗Ｒの他端に、エミッタがトランジスタＭ２のドレインに接続される。又、トランジスタＴ４は、コレクタが接地用端子２０に、ベースがトランジスタＭ１のドレインに、エミッタがトランジスタＴ３のベースに接続される。このトランジスタＴ３，Ｔ４のベース電流は、コレクタ電流に比べて微少なため、図１１の場合と同様、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００７８】
又、図１１及び図１２では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図１３（ａ）、（ｂ）のように、バイポーラトランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００７９】
そして、図１３（ａ）において、パワートランジスタＴ１のコレクタがトランジスタＭ４のゲートに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＭ３のソースに接続される。又、図１３（ｂ）において、パワートランジスタＴ１のコレクタがトランジスタＴ４のベースに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＴ３のエミッタに接続される。更に、図１３（ａ）、（ｂ）において、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子２０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子２１にそれぞれ接続される。
【００８０】
更に、図１１〜図１３では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００８１】
又、図１４（ａ）、（ｃ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにソースが接続されるトランジスタＭ３をＰチャネルのＭＯＳＦＥＴとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにゲートが接続されるトランジスタＭ４をＮチャネルのＭＯＳＦＥＴとする。このようにすることで、図１４（ａ）、（ｃ）の回路構成が、図１１及び図１３（ａ）と逆極性であるが、その接続関係が等しくなる。
【００８２】
又、図１４（ｂ）、（ｄ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにエミッタが接続されるトランジスタＴ３をｐｎｐ型バイポーラトランジスタとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにベースが接続されるトランジスタＴ４をｎｐｎ型バイポーラトランジスタとする。このようにすることで、図１４（ｂ）、（ｄ）の回路構成が、図１２、図１３（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００８３】
【発明の効果】
本発明によると、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができ且つ簡単な回路構成にすることができるパワー素子用保護回路及びこれを備えた半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の構成例を示す図である。
【図２】 本発明に係るパワー素子用保護回路の一回路構成例を示す図である。
【図３】 本発明に係るパワー素子用保護回路の他の回路構成例を示す図である。
【図４】 本発明に係るパワー素子用保護回路の更に他の回路構成例を示す図である。
【図５】 第１の実施形態の電流検出部を含む回路の構成を示す回路ブロック図である。
【図６】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図７】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図８】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図９】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１０】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１１】 第２の実施形態の電流検出部を含む回路の構成を示す回路ブロック図である。
【図１２】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１３】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１４】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【符号の説明】
１ 半導体装置
２ パワー素子
３ 駆動回路
４ パワー素子用保護回路
５ 電圧検出部
６、９ 電流変換部
７、１０ 対数変換部
８ 電流検出部
１１ 基準定電流源
１２ 基準定電流対数変換部
１３ 演算部
１４ 逆対数変換部
１５ 比較部
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴやパワーバイポーラトランジスタ等のパワー素子の破壊を防止するパワー素子用保護回路に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路チップに搭載されるパワー素子用保護回路としてサーマルシャットダウン回路が主に用いられてきた。サーマルシャットダウン回路は、内蔵する温度センサによって温度を検知して、その検知温度が設定温度よりも高くなるとパワー素子の動作を停止させてパワー素子を熱破壊から保護することができる。
【０００３】
また、パワー素子を流れる電流を検知して、その検知電流が設定電流より大きくならないようにパワー素子を制御するパワー素子用保護回路が用いられる場合もあった。
【０００４】
【特許文献１】
特開２００１−２０３０９１号公報
【特許文献２】
登録実用新案第２６０６４６１号公報
【０００５】
【発明が解決しようとする課題】
上記サーマルシャットダウン回路は回路構成が簡単ではあるが、パワー素子と温度センサを同じ位置に設けることはできないため、特にパワー素子において過渡熱が発生した場合に温度センサによる検知温度とパワー素子自体の温度との間の温度差が生じ、サーマルシャットダウン回路によるパワー素子の動作停止がパワー素子の温度上昇に追いつかずパワー素子の熱破壊に至るおそれがあった。
【０００６】
また、上記パワー素子を流れる電流を制限するパワー素子用保護回路は、電源電圧が高くなってパワー素子における電圧降下が大きくなると、パワー素子での損失電力が大きくなってパワー素子の熱破壊に至るおそれがあった。一方、電源電圧が高くなることを考慮して設定電流を小さくすると実動作を阻害するおそれがあった。
【０００７】
本発明は、上記の問題点に鑑み、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができ且つ簡単な回路構成にすることができるパワー素子用保護回路及びこれを備えた半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパワー素子用保護回路においては、第１電極、第２電極、及び制御端子を有するパワー素子の前記第１電極−前記第２電極間電圧を検出し、その検出した電圧に比例した電流を出力する電圧検出手段と、前記パワー素子を流れる電流を検出し、その検出した電流に比例した電流を出力する電流検出手段と、前記電流検出手段の出力電流を対数変換して出力する第１対数変換手段と、前記電圧検出手段の出力電流を対数変換して出力する第２対数変換手段と、前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値を逆対数変換する逆対数変換手段と、前記逆対数変換手段の出力に基づいて前記パワー素子の駆動を制限する駆動制限手段と、を備える構成とする。
【０００９】
かかるパワー素子用保護回路は簡単な回路構成であって集積化が容易であり、検出対象が間接的な温度検出でなくパワー素子での損失電力であるため熱の発生量を精度良くコントロールすることができる。そのため、天絡、地絡、負荷短絡等による過渡熱の発生を制限することができ、パワー素子の破壊に至る可能性を低く抑えることができる。
【００１０】
また、前記第１対数変換手段として、前記電流検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第１バイポーラトランジスタを用い、前記第２対数変換手段として、前記電圧検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第２バイポーラトランジスタを用い、前記逆対数変換手段として、前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値をベース−エミッタ間電圧とし、エミッタ電流又はコレクタ電流を出力する第３バイポーラトランジスタを用いてもよい。
【００１１】
このような構成によると、パワー素子用保護回路に設けられるトランジスタの数が少なくてすむので、回路構成を簡単にすることができ、高速動作が可能となる。
【００１２】
また、上記目的を達成するために、本発明に係る半導体装置においては、第１電極、第２電極、及び制御端子を有するパワー素子と、前記制御端子に駆動信号を出力して前記パワー素子を駆動する駆動手段と、前記パワー素子及び前記駆動手段に接続され、前記駆動手段を制御する上記いずれかの構成のパワー素子用保護回路と、を備える構成とする。
【００１３】
このような構成により、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができるとともに、搭載するパワー素子用保護回路の回路構成を簡単にすることができる。
【００１４】
また、前記電流検出手段が、第２電極及び制御電極がそれぞれ前記パワー素子の第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第１及び第２電極における一方の電極が接続される第２トランジスタと、前記パワー素子の第１電極に一方の入力端子が接続されて前記第１トランジスタの第１電極に他方の入力端子が接続されるとともに、出力端子に前記第２トランジスタの制御電極が接続されるオペアンプと、を備え、前記パワー素子を流れる電流に比例した電流信号を前記第２トランジスタの第１及び第２電極における他方の電極から出力するようにしてもよい。
【００１５】
この構成によると、前記オペアンプの両入力端子の電圧がほぼ等しくなるため、前記パワー素子及び前記第１トランジスタそれぞれの第１電極にかかる電圧がほぼ等しくなり、前記パワー素子及び前記第１トランジスタの動作状態がほぼ同一とすることができる。よって、パワー素子及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワー素子及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワー素子を流れる電流が正確に検出される。又、第１トランジスタを流れるとともに出力される電流信号が電流検出手段の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【００１６】
又、前記第２トランジスタと前記オペアンプとによって負帰還回路が構成される。このとき、前記第２トランジスタがＮチャネルのＭＯＳＦＥＴやｎｐｎ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの反転入力端子に接続される。又、前記第２トランジスタがＰチャネルのＭＯＳＦＥＴやｐｎｐ型バイポーラトランジスタである場合、前記第１トランジスタ及び前記第２トランジスタの接続ノードが前記オペアンプの非反転入力端子に接続される。
【００１７】
又、前記電流検出手段が、第２電極及び制御電極がそれぞれ前記パワー素子の第２電極及び制御電極に接続された第１トランジスタと、当該第１トランジスタの第１電極に第２電極が接続される第２トランジスタと、前記パワー素子の第１電極に制御電極が接続されるとともに、前記第２トランジスタの制御電極に第２電極が接続される第３トランジスタと、を備え、前記パワー素子を流れる電流に比例した電流信号を前記第２トランジスタの第１電極から出力するようにしてもよい。
【００１８】
この構成によると、前記第２トランジスタと前記第３トランジスタが逆極性のトランジスタであるとともに、前記第２トランジスタの第２電極及び制御電極間に発生する電位差と前記第３トランジスタの第２電極及び制御電極間に発生する電位差とを略等しくすることで、前記パワー素子及び前記第１トランジスタの第１電極にほぼ等しい電圧を印加することができる。
【００１９】
よって、パワー素子及び第１トランジスタがＭＯＳＦＥＴである場合、その（ゲート幅）／（ゲート長）に比例した電流が、又、パワー素子及び第１トランジスタがバイポーラトランジスタである場合、そのエミッタ面積に比例した電流がそれぞれ、検出用の電流信号として出力されて、パワー素子を流れる電流が正確に検出される。又、このとき、第２及び第３トランジスタがＭＯＳＦＥＴであるときはソース・ゲート間の電圧が、第２及び第３トランジスタがバイポーラトランジスタであるときはベース・エミッタ間の電圧が、それぞれ略等しくなるように設定される。又、第１トランジスタを流れるとともに出力される電流信号が電流検出手段の他の回路部分を流れる電流による影響のない構成とすることができる。よって、出力される電流信号を信頼性の高い電流信号とすることができる。
【００２０】
又、前記第２トランジスタが前記第１トランジスタと同じ極性のトランジスタである。即ち、前記第１トランジスタがＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタであるときは、前記第２トランジスタをＮチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＰチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｎｐｎ型バイポーラトランジスタとするとともに前記第３トランジスタをｐｎｐ型バイポーラトランジスタとする。又、前記第１トランジスタがＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタであるときは、前記第２トランジスタをＰチャネルのＭＯＳＦＥＴとするとともに前記第３トランジスタをＮチャネルのＭＯＳＦＥＴとするか、又は、前記第２トランジスタをｐｎｐ型バイポーラトランジスタとするとともに前記第３トランジスタをｎｐｎ型バイポーラトランジスタとする。
【００２１】
更に、前記第３トランジスタの第１電極が前記パワー素子及び前記第１トランジスタの第２電極と接続するとともに、前記第３トランジスタの第２電極に抵抗を介して直流電圧が印加される。
【００２２】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体装置の構成例を図１に示す。本発明に係る半導体装置１は、パワー素子２と、駆動回路３と、パワー素子用保護回路４とによって構成される。パワー素子２としては、例えばパワーＭＯＳＦＥＴやパワーバイポーラトランジスタ等が挙げられる。駆動回路３は、パワー素子２の制御端子（パワー素子２がパワーＭＯＳＦＥＴの場合はゲート、パワー素子２がパワーバイポーラトランジスタの場合はベース）に負荷駆動指令信号Ｓ２に応じた駆動信号Ｓ３を出力してパワー素子２を駆動する。そして、駆動状態のパワー素子２が負荷１６に電力を供給する。
【００２３】
パワー素子用保護回路４は、パワー素子２における電圧降下Ｖｏ（パワー素子２がパワーＭＯＳＦＥＴの場合はドレイン−ソース間電圧、パワー素子２がパワーバイポーラトランジスタの場合はコレクタ−エミッタ間電圧）を検出しその検出電圧Ｖｏに比例した電圧を出力する電圧検出部５と、電圧検出部５の出力電圧を電流に変換する電流変換部６と、電流変換部６の出力電流Ｉ2を対数変換する対数変換部７とを備える。
【００２４】
また、パワー素子用保護回路４は、パワー素子２を流れる電流Ｉｏ（パワー素子２がパワーＭＯＳＦＥＴの場合はドレイン電流、パワー素子２がパワーバイポーラトランジスタの場合はコレクタ電流）を検出しその検出電流Ｉｏに比例した電流を出力する電流検出部８と、電流検出部８の出力電流に比例した電流を生成する電流変換部９と、電流変換部９の出力電流Ｉ1を対数変換する対数変換部１０とを備える。
【００２５】
さらに、パワー素子用保護回路４は、基準定電流源１１と、基準定電流源１１から出力される基準定電流Ｉ3を対数変換する基準定電流対数変換部１２と、対数変換部７の出力電圧Ｖ2と対数変換部１０の出力電圧Ｖ1を足し合わせて基準定電流対数変換部１２の出力電圧Ｖ3を差し引いたものを出力する演算部１３と、演算部１３の出力電圧Ｖ4を逆対数変換する逆対数変換部１４と、逆対数変換部１４の出力電流Ｉ4と制限電力指令信号Ｓ１を比較する比較部１５とを備える。
【００２６】
比較部１５は、逆対数変換部１４の出力電流Ｉ4の値が制限電力指令信号Ｓ１より大きい場合、負荷駆動信号Ｓ２に拘わらず駆動信号Ｓ３をパワー素子２の駆動を制限する信号にする。なお、制限電力指令信号Ｓ１を生成する回路はパワー素子用保護回路４に内蔵されていても外付けされていてもよく、負荷駆動信号Ｓ２を生成する回路は半導体装置１に内蔵されていても外付けされていてもよい。
【００２７】
パワー素子用保護回路４は、パワー素子２を流れる電流とパワー素子２での電圧降下からパワー素子２の損失電力を求める際に、パワー素子２を流れる電流とパワー素子２での電圧降下とを直接乗算するのではなく、パワー素子２を流れる電流とパワー素子２での電圧降下とをそれぞれ対数変換し、それらの加算値から所定値を減算したものを逆対数変換してパワー素子２の損失電力を求めている。このように乗算を行わずに加算と減算によってパワー素子２の損失電力を求めているので、回路構成を簡単にすることができ、集積化が容易である。また、検出対象が間接的な温度検出でなくパワー素子での損失電力であるため熱の発生量を精度良く制御することができる。そのため、天絡、地絡、負荷短絡等による過渡熱の発生を制限することができ、パワー素子の破壊に至る可能性を低く抑えることができる。
【００２８】
次に、パワー素子用保護回路４の回路構成について説明する。パワー素子用保護回路４の一回路構成例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００２９】
電流検出部８の出力電流に比例した電流Ｉ1を出力する電流源１７の一端に電源電圧が印加され、他端がｐｎｐ型トランジスタＱ１のエミッタ及びｐｎｐ型トランジスタＱ２のベースに接続される。トランジスタＱ１のコレクタは接地される。
【００３０】
電圧検出部５の出力電圧に比例した電流Ｉ2を出力する電流源１８の一端が接地され、他端がトランジスタＱ２のコレクタ、及びトランジスタＱ１のベース、及びｐｎｐ型トランジスタＱ３のベースに接続される。トランジスタＱ２のエミッタとｐｎｐ型トランジスタＱ４のエミッタとが共通接続され、その接続ノードに電源電圧が印加される。
【００３１】
基準定電流Ｉ3を出力する基準定電流源１１の一端に電源電圧が印加され、他端にトランジスタＱ３のエミッタ及びトランジスタＱ４のベースが接続される。そして、トランジスタＱ３のコレクタが接地され、トランジスタＱ４のコレクタが比較部１５に接続される。
【００３２】
このような回路構成である図２のパワー素子用保護回路の動作について説明する。なお、以下の動作説明においてはトランジスタのベース電流を無視するものとする。電流検出部８はパワー素子２を流れる電流Ｉｏ［A］に比例した電流を出力し、電流源１７は電流検出部８の出力電流に比例した電流Ｉ1［A］を出力するので、下記（１）式が成り立つ。なお、（１）式中のＫ1［A/A］は変換係数である。
Ｉ1＝Ｋ1・Ｉｏ …（１）
【００３３】
電圧検出部５はパワー素子２における電圧降下Ｖｏ［V］に比例した電圧を出力し、電流源１８は電圧検出部５の出力電圧に比例した電流Ｉ2［A］を出力するので、下記（２）式が成り立つ。なお、（２）式中のＫ2［A/V］は変換係数である。
Ｉ2＝Ｋ2・Ｖｏ …（２）
【００３４】
トランジスタＱ１は、電流源１７の出力電流Ｉ1をエミッタ電流として入力し、そのエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ1を出力する。トランジスタＱ１のエミッタ電流Ｉ1［A］とベース−エミッタ間電圧Ｖ1［V］との間にはダイオード方程式である下記（３）式が成り立つ。なお、（３）式中のＶT［V］は熱電圧でありｋ・Ｔ／ｑで表される（ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電子の単位電荷、常温で約２６［mV］）。Ｉｓ［A］は逆方向コレクタ飽和電流でパワー素子用保護回路の製造プロセスにより一定の値となる。
Ｖ1＝ＶT・ln（Ｉ1／Ｉｓ） …（３）
【００３５】
トランジスタＱ２は、電流源１８の出力電流Ｉ2をコレクタ電流として入力し、そのコレクタ電流と等しいエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ2を出力する。トランジスタＱ２のエミッタ電流Ｉ2［A］とベース−エミッタ間電圧Ｖ2［V］との間にはダイオード方程式である下記（４）式が成り立つ。なお、（４）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｖ2＝ＶT・ln（Ｉ2／Ｉｓ） …（４）
【００３６】
トランジスタＱ３は、基準定電流源１１の基準定電流Ｉ3をエミッタ電流として入力し、そのエミッタ電流を対数変換したベース−エミッタ間電圧Ｖ3を出力する。トランジスタＱ３のエミッタ電流Ｉ3［A］とベース−エミッタ間電圧Ｖ3［V］との間にはダイオード方程式である下記（５）式が成り立つ。なお、（５）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｖ3＝ＶT・ln（Ｉ3／Ｉｓ） …（５）
【００３７】
そして、トランジスタＱ１〜Ｑ４のベース−エミッタ間電圧Ｖ1［V］〜Ｖ4［V］には下記（６）式の関係が成り立つ。
Ｖ3＋Ｖ4＝Ｖ1＋Ｖ2 …（６）
【００３８】
上記（１）式〜（６）式によると、トランジスタＱ４のベース−エミッタ間電圧Ｖ4［V］は下記（７）式のように表すことができる。
【００３９】
【数１】
トランジスタＱ４は、ベース−エミッタ間電圧Ｖ4を逆対数変換したエミッタ電流と等しいコレクタ電流Ｉ4を比較部１５に出力する。トランジスタＱ４のエミッタ電流Ｉ4［A］とベース−エミッタ間電圧Ｖ4［V］との間にはダイオード方程式である下記（８）式が成り立つ。なお、（８）式中のＶT及びＩｓは（３）式中のＶT及びＩｓと同一である。
Ｉ4＝Ｉｓ・exp（Ｖ4／ＶT） …（８）
【００４１】
（７）式及び（８）式から、下記（９）式が成り立つ。
Ｉ4＝Ｋ1・Ｋ2・Ｖｏ・Ｉｏ／Ｉ3 …（９）
【００４２】
（９）式から明らかなように、トランジスタＱ４から比較部１５に出力される電流Ｉ4はパワー素子２の損失電力（Ｖｏ・Ｉｏ）に比例した値となる。したがって、電流Ｉ4とパワー素子２の損失電力（Ｖｏ・Ｉｏ）との間の比例定数（Ｋ1・Ｋ2／Ｉ3）を考慮して制限電力指令信号Ｓ１の値を設定するとよい。
【００４３】
図２のパワー素子用保護回路は、内部に設けられるトランジスタの数が少ないので、高速動作が可能である。
【００４４】
なお、電圧Ｖ1と電圧Ｖ2を加算したものをダイオード方程式によって逆対数変換しても逆方向コレクタ電流Ｉｓの項をキャンセルすることができないため（（７）式及び（８）式参照）、図２のパワー素子用保護回路では、基準定電流Ｉ3をダイオード方程式によって対数変換することで得られる電圧Ｖ3を電圧Ｖ1と電圧Ｖ2を加算したものから差し引くことで電圧Ｖ4を得て（（６）式参照）、その電圧Ｖ4をダイオード方程式によって逆対数変換することでパワー素子２の損失電力に比例し且つ逆方向コレクタ電流Ｉｓの項がキャンセルされた電流Ｉ4を得るようにしている。
【００４５】
次に、パワー素子用保護回路４の他の回路構成例を図３に示す。なお、図３において図２と同一の部分には同一の符号を付し詳細な説明を省略する。図３のパワー素子用保護回路は、図２のパワー素子用保護回路にｐｎｐ型トランジスタＱ５を新たに付加し、トランジスタＱ１のベース及びトランジスタＱ３のベースの接続ノードとトランジスタＱ２のコレクタ及び電流源１８の接続ノードとを別個にした構成である。
【００４６】
トランジスタＱ５のエミッタがトランジスタＱ１のベース及びトランジスタＱ３のベースの接続ノードに接続され、トランジスタＱ５のベースがトランジスタＱ２のコレクタ及び電流源１８の接続ノードに接続される。そして、トランジスタＱ５のコレクタが接地される。
【００４７】
図３のパワー素子用保護回路は、トランジスタＱ１及びＱ３のベース電流によって電流源１８の出力電流とトランジスタＱ２のコレクタ電流との間に生じる誤差を図２のパワー素子用保護回路の場合に比べて１／ｈfeにすることができるので、図２のパワー素子用保護回路の場合に比べてパワー素子２の損失電力の検出精度が向上する。なお、ｈfeはエミッタ接地で出力を短絡した場合のトランジスタＱ５の電流利得である。
【００４８】
次に、パワー素子用保護回路４の更に他の回路構成例を図４に示す。図４のパワー素子用保護回路ではｎｐｎ型トランジスタＱ１’〜Ｑ４’を用い、図２のパワー素子用保護回路ではｐｎｐ型トランジスタＱ１〜Ｑ４を用いているが、図４のパワー素子用保護回路と図２のパワー素子用保護回路において基本的な構成及び動作は共通であるので、図４のパワー素子用保護回路の特徴部分のみを説明する。
【００４９】
図４のパワー素子用保護回路は、ｎｐｎ型トランジスタＱ６〜Ｑ８を具備している。トランジスタＱ６のコレクタに電源電圧が印加され、トランジスタＱ６のベースが基準定電流源１１及びトランジスタＱ３’のコレクタに接続され、トランジスタＱ６のエミッタがトランジスタＱ７のベース、トランジスタＱ８のベース、及びトランジスタＱ８のコレクタに接続される。また、トランジスタＱ７のコレクタがトランジスタＱ３’のエミッタ及びトランジスタＱ４’のベースに接続される。そして、トランジスタＱ７のエミッタ及びトランジスタＱ８のエミッタが接地される。
【００５０】
このような構成によると、トランジスタＱ７とトランジスタＱ８によって構成されるカレントミラー回路によってトランジスタＱ３’を流れる電流とトランジスタＱ６を流れる電流とが等しくなる。そして、トランジスタＱ６のベース電流がトランジスタＱ６のコレクタ電流Ｉの１／β倍であるとすると、下記（１０）式が成り立つ。
Ｉ3＝（１＋１／β）Ｉ …（１０）
【００５１】
ここで、１≪βであるのでＩ3≒Ｉとなる。一方、図２のパワー素子用保護回路では、基準定電流Ｉ3とトランジスタＱ４のベース電流との合計電流がトランジスタＱ３を流れる電流になっている。したがって、図４のパワー素子用保護回路におけるトランジスタＱ３’を流れる電流Ｉと基準定電流Ｉ3との誤差は、図２のパワー素子用保護回路におけるトランジスタＱ３を流れる電流と基準定電流Ｉ3との誤差よりも小さくなる。すなわち、図４のパワー素子用保護回路は、図２のパワー素子用保護回路に比べてパワー素子２の損失電力の検出精度が向上する。
【００５２】
なお、上述した図２及び図３のパワー素子用保護回路においては、ｐｎｐ型トランジスタを用いたが、ｎｐｎ型トランジスタを用いた回路構成にしても構わない。また、パワー素子を空冷するための冷却ファンが故障した場合等においてはパワー素子の損失電力が許容範囲内であってもパワー素子の温度が許容範囲を越えるおそれがあるので、サーマルシャットダウン回路による温度保護も共用することでパワー素子の破壊に至る可能性をさらに低く抑えることができる。
【００５３】
ここで、電流検出部８の検出精度が向上すればパワー素子の損失電力の検出精度も向上するので、電流検出部８には検出精度が良好である電流検出部８を用いることが望ましい。そこで、以下に電流検出部８の検出精度を良好にすることができる実施形態について説明する。
【００５４】
電流検出部８の第１の実施形態を、図面を参照して以下に説明する。図５は、パワー素子２、電流検出部８、及び負荷１６のみの構成を示す回路ブロック図である。
【００５５】
図５の回路は、負荷１６に電流供給するパワー素子２であるパワートランジスタＭ１と、パワートランジスタＭ１のゲート及びソースそれぞれにゲート及びソースが接続されたトランジスタＭ２と、パワートランジスタＭ１のドレインに非反転入力端子が接続されるとともにトランジスタＭ２のドレインに反転入力端子が接続されたオペアンプＡと、オペアンプＡの出力端子にゲートが接続されるとともにトランジスタＭ２のドレインにソースが接続されたトランジスタＭ３とによって構成される。
【００５６】
又、パワートランジスタＭ１及びトランジスタＭ２のソースが接地用端子２０を介して接地されるとともに、パワートランジスタＭ１及びトランジスタＭ２のゲートに制御用端子２１を介して駆動信号Ｓ３が入力される。又、パワートランジスタＭ１のドレインが負荷１６と負荷用端子２２を介して接続される。又、トランジスタＭ３のドレインに検出電流を出力する検出用端子２３が設けられる。更に、パワートランジスタＭ１及びトランジスタＭ２，Ｍ３は、ＮチャネルのＭＯＳＦＥＴである。又、トランジスタＭ３及びオペアンプＡによって負帰還回路が構成される。
【００５７】
このように図５の回路が構成されるとき、オペアンプＡの反転入力端子及び非反転入力端子それぞれにおける電圧がほぼ等しくなるため、パワートランジスタＭ１及びトランジスタＭ２それぞれのドレインにかかる電圧がほぼ等しくなる。よって、パワートランジスタＭ１及びトランジスタＭ２は、それぞれのソース同士及びゲート同士が接続されているため、ドレイン及びソース及びゲートそれぞれに印加される電圧が等しくなる。
【００５８】
このように、パワートランジスタＭ１及びトランジスタＭ２の各電極に印加される電圧を等しくすることによって、トランジスタＭ２を流れるドレイン電流がパワートランジスタＭ１を流れるドレイン電流に比例した値となる。即ち、パワートランジスタＭ１のゲート幅及びゲート長をＷ１、Ｌ１とし、トランジスタＭ２のゲート幅及びゲート長をＷ２、Ｌ２とすると、パワートランジスタＭ１のドレイン電流Ｉ１に対して、トランジスタＭ２のドレイン電流Ｉ２が、Ｉ１×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。このとき、トランジスタＭ２のドレイン電流が数μＡ〜数１０μＡに対して、トランジスタＭ１のドレイン電流が数百ｍＡとなる。
【００５９】
又、トランジスタＭ３が設けられることによって、オペアンプＡの出力電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみとすることができる。よって、トランジスタＭ２が抵抗などを介して直接オペアンプＡの出力端子に接続される場合と異なり、トランジスタＭ３のドレイン電流の一部としてオペアンプＡから流出したり、検出用端子２３を流れる電流の一部がオペアンプＡに流入することを防ぐことができる。そのため、オペアンプＡからの電流が流入又は流出して検出端子２３に現れる電流がオペアンプＡにより影響されることがないので、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００６０】
又、図５では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとしたが、図６のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用しても構わない。このとき、トランジスタＴ３は、コレクタが検出用端子２３に、ベースがオペアンプＡの出力端子に、エミッタがトランジスタＭ２のドレインに接続される。即ち、トランジスタＴ３及びオペアンプＡによって負帰還回路が構成される。又、このトランジスタＴ３のベース電流は、コレクタ電流に比べて微少なため、図５の場合と同様、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００６１】
又、図５及び図６では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図７（ａ）、（ｂ）のように、パワートランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００６２】
そして、オペアンプＡの非反転入力端子及び反転入力端子それぞれに、パワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタに接続される。又、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子２０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子２１にそれぞれ接続される。尚、図７（ａ）がＮチャネルのＭＯＳＦＥＴであるトランジスタＭ３を使用した構成であり、図７（ｂ）がｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を使用した構成である。
【００６３】
図７（ａ）、（ｂ）のように構成したとき、オペアンプＡ及びトランジスタＭ３，Ｔ３は、図５及び図６におけるオペアンプＡ及びトランジスタＭ３，Ｔ３と同様の機能を備える。そして、パワートランジスタＴ１及びトランジスタＴ２には、それぞれのエミッタ及びコレクタ及びベースに同じ電圧が印加された状態となり、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積に比例したコレクタ電流が流れることとなる。よって、パワートランジスタＴ１及びトランジスタＴ２のエミッタ面積をそれぞれｓ１，ｓ２とし、パワートランジスタＴ１のコレクタ電流Ｉ１であるとき、トランジスタＴ２に流れるコレクタ電流Ｉ２がＩ１×ｓ２／ｓ１となるとともに、このコレクタ電流Ｉ２が検出用端子２３に現れる。
【００６４】
又、図５〜図７では、パワートランジスタＭ１，Ｔ１がオペアンプＡの非反転入力端子に、トランジスタＭ２，Ｔ２がオペアンプＡの反転入力端子に接続されるものとしたが、オペアンプＡの非反転入力端子及び反転入力端子への接続関係を逆としても構わない。即ち、図８（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続され、又、図８（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続される。
【００６５】
このとき、オペアンプＡの出力端子に接続されるトランジスタＭ３，Ｔ３はそれぞれ、ＰチャネルのＭＯＳＦＥＴ及びｐｎｐ型バイポーラトランジスタとされることで、オペアンプＡ及びトランジスタＭ３，Ｔ３によって負帰還回路が構成される。即ち、トランジスタＭ３は、図８（ａ）、（ｃ）のように、ゲートがオペアンプＡの出力端子に、ソースが検出用端子２３に、ドレインがオペアンプＡの非反転入力端子に接続され、又、トランジスタＴ３は、図８（ｂ）、（ｄ）のように、ベースがオペアンプＡの出力端子に、エミッタが検出用端子２３に、コレクタがオペアンプＡの非反転入力端子に接続される。
【００６６】
更に、図５〜図８では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、図９に示すように、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００６７】
このとき、図９（ａ）、（ｂ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子２２とを接続する。このようにすることで、図９（ａ）、（ｂ）の回路構成が、図５及び図６と逆極性であるが、その接続関係が等しくなる。
【００６８】
又、図９（ｃ）、（ｄ）のように、オペアンプＡの非反転入力端子及び反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＰチャネルのＭＯＳＦＥＴ又はｐｎｐ型バイポーラトランジスタとし、オペアンプＡの非反転入力端子と出力端子２２とを接続する。このようにすることで、図９（ｃ）、（ｄ）の回路構成が、図７（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００６９】
又、図１０（ａ）、（ｂ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＭ１のドレイン及びトランジスタＭ２のドレインが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子２２とを接続する。このようにすることで、図１０（ａ）、（ｂ）の回路構成が、図８（ａ）、（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００７０】
又、図１０（ｃ）、（ｄ）のように、オペアンプＡの反転入力端子及び非反転入力端子それぞれにパワートランジスタＴ１のコレクタ及びトランジスタＴ２のコレクタが接続されるとともに、トランジスタＭ３，Ｔ３をそれぞれＮチャネルのＭＯＳＦＥＴ又はｎｐｎ型バイポーラトランジスタとし、オペアンプＡの反転入力端子と出力端子２２とを接続する。このようにすることで、図１０（ｃ）、（ｄ）の回路構成が、図８（ｃ）、（ｄ）と逆極性であるが、その接続関係が等しくなる。
【００７１】
電流検出部８の第２の実施形態を、図面を参照して以下に説明する。図１１は、パワー素子２、電流検出部８、及び負荷１６のみの構成を示す回路ブロック図である。尚、図１１において、図５と同一の素子については、同一の符号を付してその詳細な説明を省略する。
【００７２】
図１１の回路は、図５の回路からオペアンプＡが削除されるとともに、電源電圧ＶＤＤが一端に印加された抵抗Ｒ及びトランジスタＭ３のゲートにソースが接続されゲートがパワートランジスタＭ１のドレインに接続されたトランジスタＭ４が設けられる。このトランジスタＭ４は、ドレインが接地端子２０を介して接地されるＰチャネルのＭＯＳＦＥＴであり、トランジスタＭ３，Ｍ４のソース・ゲート間の閾値電圧が略同一の電圧Ｖｔｈとされる。
【００７３】
このように構成されるとき、パワートランジスタＭ１のドレイン電圧をＶａとすると、このパワートランジスタＭ１のドレイン電圧ＶａがトランジスタＭ４のゲートに与えられるため、トランジスタＭ４のソース電圧がＶａ＋Ｖｔｈとなる。又、このトランジスタＭ４のソース電圧Ｖａ＋ＶｔｈがトランジスタＭ３のゲートに与えられるため、トランジスタＭ３のソース電圧がＶａ＋Ｖｔｈ−Ｖｔｈ＝Ｖａとなり、トランジスタＭ２のドレイン電圧がＶａとなり、パワートランジスタＭ１のドレイン電圧と等しくなる。
【００７４】
よって、トランジスタＭ２のドレイン電圧及びゲート電圧及びソース電圧がそれぞれ、パワートランジスタＭ１のドレイン電圧及びゲート電圧及びソース電圧と等しい値となるため、トランジスタＭ２のドレイン電流がトランジスタＭ１のドレイン電流に対して（ゲート幅）／（ゲート長）で比例した値となる。又、パワートランジスタＭ１のドレイン電圧がトランジスタＭ４のゲート電圧としてサンプリングされるのみであり、又、トランジスタＭ４のソース電圧がトランジスタＭ３のゲート電圧としてサンプリングされるのみであるため、検出端子２３より出力されるトランジスタＭ２のドレイン電流への影響を小さくすることができる。
【００７５】
即ち、トランジスタＭ３のドレイン電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、トランジスタＭ２のドレイン電流と等しい値となる。又、パワートランジスタＭ１を流れる電流がトランジスタＭ４と抵抗Ｒによる回路を流れる電流により増減することがなく、負荷１６を流れる電流と等しい値となる。よって、第１の実施形態と同様、検出用端子２３に現れる電流は、パワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流と等しい値となる。
【００７６】
又、図１１では、トランジスタＭ３をＮチャネルのＭＯＳＦＥＴとするとともにトランジスタＭ４をＰチャネルのＭＯＳＦＥＴとしたが、図１２のように、トランジスタＭ３の代わりにｎｐｎ型バイポーラトランジスタであるトランジスタＴ３を、トランジスタＭ４の代わりにｐｎｐ型バイポーラトランジスタＴ４をそれぞれ使用しても構わない。
【００７７】
このとき、トランジスタＴ３は、コレクタが検出用端子２３に、ベースが抵抗Ｒの他端に、エミッタがトランジスタＭ２のドレインに接続される。又、トランジスタＴ４は、コレクタが接地用端子２０に、ベースがトランジスタＭ１のドレインに、エミッタがトランジスタＴ３のベースに接続される。このトランジスタＴ３，Ｔ４のベース電流は、コレクタ電流に比べて微少なため、図１１の場合と同様、検出端子２３に現れる電流値がパワートランジスタＭ１のドレイン電流に比例したトランジスタＭ２のドレイン電流の電流値を表すことになる。
【００７８】
又、図１１及び図１２では、パワートランジスタＭ１をＮチャネルのＭＯＳＦＥＴとしたが、図１３（ａ）、（ｂ）のように、バイポーラトランジスタＭ１の代わりに、ｎｐｎ型バイポーラトランジスタであるパワートランジスタＴ１が使用される場合もある。このとき、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭ２の代わりに、ｎｐｎ型バイポーラトランジスタであるトランジスタＴ２が使用される。
【００７９】
そして、図１３（ａ）において、パワートランジスタＴ１のコレクタがトランジスタＭ４のゲートに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＭ３のソースに接続される。又、図１３（ｂ）において、パワートランジスタＴ１のコレクタがトランジスタＴ４のベースに接続されるとともに、トランジスタＴ２のコレクタがトランジスタＴ３のエミッタに接続される。更に、図１３（ａ）、（ｂ）において、パワートランジスタＴ１及びトランジスタＴ２のエミッタが接地用端子２０に、パワートランジスタＴ１及びトランジスタＴ２のベースが制御用端子２１にそれぞれ接続される。
【００８０】
更に、図１１〜図１３では、パワートランジスタＭ１及びトランジスタＭ２をＮチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｎｐｎ型バイポーラトランジスタとしたが、パワートランジスタＭ１及びトランジスタＭ２をＰチャネルのＭＯＳＦＥＴとし、パワートランジスタＴ１及びトランジスタＴ２をｐｎｐ型バイポーラトランジスタとすることができる。
【００８１】
又、図１４（ａ）、（ｃ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにソースが接続されるトランジスタＭ３をＰチャネルのＭＯＳＦＥＴとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにゲートが接続されるトランジスタＭ４をＮチャネルのＭＯＳＦＥＴとする。このようにすることで、図１４（ａ）、（ｃ）の回路構成が、図１１及び図１３（ａ）と逆極性であるが、その接続関係が等しくなる。
【００８２】
又、図１４（ｂ）、（ｄ）のように、トランジスタＭ２のドレイン又はトランジスタＴ２のコレクタにエミッタが接続されるトランジスタＴ３をｐｎｐ型バイポーラトランジスタとするとともに、パワートランジスタＭ１のドレイン又はパワートランジスタＴ１のコレクタにベースが接続されるトランジスタＴ４をｎｐｎ型バイポーラトランジスタとする。このようにすることで、図１４（ｂ）、（ｄ）の回路構成が、図１２、図１３（ｂ）と逆極性であるが、その接続関係が等しくなる。
【００８３】
【発明の効果】
本発明によると、パワー素子に過渡熱が発生する場合や電源電圧が変動する場合でもパワー素子の破壊を防止することができ且つ簡単な回路構成にすることができるパワー素子用保護回路及びこれを備えた半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の構成例を示す図である。
【図２】 本発明に係るパワー素子用保護回路の一回路構成例を示す図である。
【図３】 本発明に係るパワー素子用保護回路の他の回路構成例を示す図である。
【図４】 本発明に係るパワー素子用保護回路の更に他の回路構成例を示す図である。
【図５】 第１の実施形態の電流検出部を含む回路の構成を示す回路ブロック図である。
【図６】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図７】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図８】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図９】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１０】 第１の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１１】 第２の実施形態の電流検出部を含む回路の構成を示す回路ブロック図である。
【図１２】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１３】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【図１４】 第２の実施形態の電流検出部を含む回路の別の構成を示す回路ブロック図である。
【符号の説明】
１ 半導体装置
２ パワー素子
３ 駆動回路
４ パワー素子用保護回路
５ 電圧検出部
６、９ 電流変換部
７、１０ 対数変換部
８ 電流検出部
１１ 基準定電流源
１２ 基準定電流対数変換部
１３ 演算部
１４ 逆対数変換部
１５ 比較部
Claims (3)
- 第１電極、第２電極、及び制御端子を有するパワー素子の前記第１電極−前記第２電極間電圧を検出し、その検出した電圧に比例した電流を出力する電圧検出手段と、
前記パワー素子を流れる電流を検出し、その検出した電流に比例した電流を出力する電流検出手段と、
前記電流検出手段の出力電流を対数変換して出力する第１対数変換手段と、
前記電圧検出手段の出力電流を対数変換して出力する第２対数変換手段と、
前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値を逆対数変換する逆対数変換手段と、
前記逆対数変換手段の出力に基づいて前記パワー素子の駆動を制限する駆動制限手段と、
を備えることを特徴とするパワー素子用保護回路。 - 前記第１対数変換手段が、前記電流検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第１バイポーラトランジスタであり、
前記第２対数変換手段が、前記電圧検出手段の出力電流をエミッタ電流又はコレクタ電流とし、ベース−エミッタ間電圧を出力する第２バイポーラトランジスタであり、
前記逆対数変換手段が、前記第１対数変換手段の出力と前記第２対数変換手段の出力との加算値に基づく値をベース−エミッタ間電圧とし、エミッタ電流又はコレクタ電流を出力する第３バイポーラトランジスタである請求項１に記載のパワー素子用保護回路。 - 第１電極、第２電極、及び制御端子を有するパワー素子と、
前記制御端子に駆動信号を出力して前記パワー素子を駆動する駆動手段と、
前記パワー素子及び前記駆動手段に接続され、前記駆動手段を制御する請求項１又は請求項２に記載のパワー素子用保護回路と、
を備えることを特徴とする半導体装置。
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