KR20040100952A - 파워 소자 보호 회로 및 이를 구비한 반도체 장치 - Google Patents

파워 소자 보호 회로 및 이를 구비한 반도체 장치 Download PDF

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KR20040100952A
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야마모토세이이치
마에다노리히로
우에다도요카즈
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로무 가부시키가이샤
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Abstract

제 1 전극, 제 2 전극 및 제어 전극을 갖는 파워 소자에 접속되어 있는 파워 소자 보호 회로는 상기 파워 소자의 상기 제 1 및 제 2 전극간 전압과 상기 파워 소자를 통해 흐르는 전류를 검출하며, 검출 전압에 비례하는 전류 및 검출 전류에 비례하는 전류를 각각 대수 변환하여 그 결과를 합산한 후, 그 합으로부터 소정 값을 감산하고 그 결과를 역대수 변환부로 역대수 변환하며, 역대수 변환부의 출력에 기초하여 상기 파워 소자의 구동을 제한한다.

Description

파워 소자 보호 회로 및 이를 구비한 반도체 장치 {POWER ELEMENT PROTECTION CIRCUIT AND SEMICONDUCTOR DEVICE INCORPORATING IT}
본 발명은 파워 MOSFET 또는 파워 양극성 트랜지스터와 같은 파워 소자의 파손을 방지하는 파워 소자 보호 회로에 관한 것이다.
종래 일반적으로 반도체 집적 회로 칩에 설치되는 파워 소자 보호 회로의 한 유형으로는 열 차단 회로(Thermal Shutdown Circuit)가 있다. 열 차단 회로는 내장된 온도 센서로 온도를 검출하며, 검출된 온도가 설정 온도보다 높은 경우 파워 소자의 동작을 정지시켜 열파손으로부터 파워 소자를 보호한다.
통상적으로 더 적게 이용되는 파워 소자 보호 회로의 다른 유형은 파워 소자를 통해 흐르는 전류를 검출하여 그 검출된 전류가 설정 전류보다 높아지지 않도록 하는 방식으로 파워 소자를 제어한다.
상술한 열 차단 회로는 간단한 회로 구성으로 구현할 수 있다. 그러나, 파워 장치와 열 센서는 같은 장소에 설치할 수 없기 때문에, 특히, 과도열이 파워 소자에서 생성되는 경우 온도 센서로 감지된 온도와 파워 소자 자체의 온도간에 큰 차이가 생긴다. 이는 열 차단 회로가 적시에 파워 소자의 동작을 정지시키지 못하게 하여 파워 소자의 열파손을 야기할 수 있다.
한편, 파워 소자를 통해 흐르는 전류를 제한하는 유형의 파워 소자 보호 회로에 있어서는, 공급 전압이 높아지면서 파워 소자 양단의 전압 강하가 더 커지기 때문에, 파워 소자의 파워 손실이 너무 커져 파워 소자의 열파손을 야기할 수 있다. 높은 공급 전압의 경우에는 설정 전류를 더 작게 함으로써 이를 피하려는 시도가 있지만, 이는 필요한 동작을 하는데 불리한 영향을 미칠 수 있다.
본 발명의 목적은, 간단한 회로 구성을 가지면서도, 과도열이 파워 소자 내에 생기거나 공급 전압이 변동하는 경우조차 파워 소자의 파손을 방지할 수 있는 파워 소자 보호 회로 및 이러한 파워 소자 보호 회로를 내장한 반도체 장치를 제공하는 것이다.
도 1은 본 발명을 채택하는 반도체 장치의 구성의 실시예를 나타내는 도면.
도 2는 본 발명을 채택하는 파워 소자 보호 회로의 회로 구성의 실시예를 나타내는 도면.
도 3은 본 발명을 채택하는 파워 소자 보호 회로의 회로 구성의 다른 실시예를 나타내는 도면.
도 4는 본 발명을 채택하는 파워 소자 보호 회로의 회로 구성의 또 다른 실시예를 나타내는 도면.
도 5는 본 발명의 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 실시예를 나타내는 회로 블록도.
도 6은 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 다른 실시예를 나타내는 회로 블록도.
도 7a 및 도 7b는 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
도 8a 내지 도 8d는 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
도 9a 내지 도 9d는 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
도 10a 내지 도 10d는 제 1 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
도 11은 본 발명의 제 2 실시형태의 전류 검출부를 포함하는 회로의 구성의 실시예를 나타내는 회로 블록도.
도 12는 제 2 실시형태의 전류 검출부를 포함하는 회로의 구성의 다른 실시예를 나타내는 회로 블록도.
도 13a 및 도 13b는 제 2 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
도 14a 내지 도 14d는 제 2 실시형태의 전류 검출부를 포함하는 회로의 구성의 또 다른 실시예를 나타내는 회로 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치 2 : 파워 소자
3 : 구동부 4 : 파워 소자 보호 회로
5 : 전압 검출부 6, 9 : 전류 변환부
7, 10 : 대수 변환부 8 : 전류 검출부
11 : 기준 정전류원 12 : 기준 정전류 대수 변환부
13 : 연산부 14 : 역대수 변환부
15 : 비교부
상기 목적을 달성하기 위해, 본 발명의 일 측면에 따르면, 제 1 전극, 제 2 전극 및 제어 전극을 갖는 파워 소자에 대하여 상기 파워 소자의 상기 제 1 및 제 2 전극간 전압을 검출하여 그 검출 전압에 비례하는 전류를 출력하는 전압 검출부; 상기 파워 소자를 통해 흐르는 전류를 검출하여 그 검출 전류에 비례하는 전류를 출력하는 전류 검출부; 상기 전류 검출부에서 출력된 전류를 대수 변환하여 출력하는 제 1 대수 변환부; 상기 전압 검출부에서 출력된 전류를 대수 변환하여 출력하는 제 2 대수 변환부; 상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 역대수 변환하는 역대수 변환부; 및 상기 역대수 변환부의 출력에 기초하여 상기 파워 소자의 구동을 제한하는 구동 제한부를 구비하는 파워 소자 보호 회로가 제공된다.
본 발명의 다른 측면에 따르면, 제 1 전극, 제 2 전극 및 제어 전극을 갖는 파워 소자; 구동 신호를 상기 파워 소자의 상기 제어 전극으로 공급하여 상기 파워소자를 구동하는 구동부; 및 상기 파워 소자와 상기 구동부에 접속되며 상기 구동부를 제어하는 파워 소자 보호 회로를 구비하는 반도체 장치가 제공된다. 여기서, 상기 파워 소자 보호 회로에는 상기 파워 소자의 상기 제 1 및 제 2 전극간 전압을 검출하여 그 검출 전압에 비례하는 전류를 출력하는 전압 검출부; 상기 파워 소자를 통해 흐르는 전류를 검출하여 그 검출 전류에 비례하는 전류를 출력하는 전류 검출부; 상기 전류 검출부에서 출력된 전류를 대수 변환하여 출력하는 제 1 대수 변환부; 상기 전압 검출부에서 출력된 전류를 대수 변환하여 출력하는 제 2 대수 변환부; 상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 역대수 변환하는 역대수 변환부; 및 상기 역대수 변환부의 출력에 기초하여 상기 파워 소자의 구동을 제한하는 구동 제한부가 제공된다.
본 발명의 이같은 목적과 특징 및 다른 목적과 특징들은 첨부 도면을 참조하면서 바람직한 실시형태와 함께 하는 다음의 설명으로부터 명백해질 것이다.
도 1은 본 발명을 채택하는 반도체 장치의 구성의 실시예를 나타낸다. 본 발명을 채택하는 반도체 장치(1)는 파워 소자(2), 구동 회로(3) 및 파워 소자 보호 회로(4)를 구비한다. 파워 소자(2)는, 예를 들면, 파워 MOSFET 또는 파워 양극성 트랜지스터이다. 구동 회로(3)는, 부하 구동 지령 신호 S2 에 따라서, 파워 소자(2)의 제어 전극(즉, 파워 소자(2)가 파워 MOSFET 이라면 게이트, 파워 양극성 트랜지스터라면 베이스)으로 구동 신호 S3 를 출력하여 파워 소자(2)를 구동한다. 구동 상태의 파워 소자(2)는 부하(16)에 전력을 공급한다.
파워 소자 보호 회로(4)는, 파워 소자(2) 양단의 전압 강하 Vo(즉, 파워 소자(2)가 파워 MOSFET 이라면 드레인-소스 전압, 파워 양극성 트랜지스터라면 콜렉터-이미터 전압)를 검출하여 검출된 전압 Vo 에 비례하는 전압을 출력하는 전압 검출부(5); 전압 검출부(5)의 출력 전압을 전류로 변환하는 전류 변환부(6); 및 전류 변환부(6)의 출력 전류 I2를 대수 변환하는 대수 변환부(7)를 구비하고 있다.
파워 소자 보호 회로(4)는, 파워 소자(2)를 통해 흐르는 전류 Io(즉, 파워 소자(2)가 파워 MOSFET 이라면 드레인 전류, 파워 양극성 트랜지스터라면 콜렉터 전류)를 검출하여 검출된 전류 Io 에 비례하는 전류를 출력하는 전류 검출부(8); 전류 검출부(8)의 출력 전류에 비례하는 전류를 생성하는 전류 변환부(9); 및 전류 변환부(9)의 출력 전류 I1을 대수 변환하는 대수 변환부(10)도 구비하고 있다.
또한, 파워 소자 보호 회로(4)는, 기준 정전류원(11); 기준 정전류원(11)에서 출력된 기준 정전류 I3를 대수 변환하는 기준 정전류 대수 변환부(12); 대수 변환부(7)의 출력 전압 V2와 대수 변환부(10)의 출력 전압 V1을 합산한 후 그 합으로부터 기준 정전류 대수 변환부(12)의 출력 전압 V3를 감산하여 그 결과를 출력하는 연산부(13); 연산부(13)의 출력 전압 V4를 역대수 변환하는 역대수 변환부(14); 및 역대수 변환부(14)의 출력 전류 I4를 제한 파워 지령 신호 S1 과 비교하는 비교부(15)도 구비한다.
역대수 변환부(14)의 출력 전류 I4의 레벨이 제한 파워 지령 신호 S1 의 레벨보다 높은 경우, 부하 구동 지령 신호 S2 에 관계없이, 비교부(15)는 구동 신호S3 를 파워 소자(2)의 구동을 제한하는 상태로 유지한다. 또한, 제한 파워 지령 신호 S1 을 생성하는 회로는 파워 소자 보호 회로(4)에 내장시키거나 그 외부에 설치할 수 있으며, 부하 구동 지령 신호 S2 를 생성하는 회로는 반도체 장치(1)에 내장시키거나 그 외부에 설치할 수 있다.
파워 소자 보호 회로(4)에서, 파워 소자(2)의 전력 손실은 파워 소자(2)를 통해 흐르는 전류와 파워 소자(2) 양단의 전압 강하로부터 계산된다. 여기서, 이는 파워 소자(2)를 통해 흐르는 전류와 파워 소자(2) 양단의 전압 강하를 직접 승산하는 것이 아니라, 파워 소자(2)를 통해 흐르는 전류와 파워 소자(2) 양단의 전압 강하를 각각 대수 변환해서 그 결과를 합산한 후 그 합으로부터 소정 값을 감산한 결과를 역대수 변환하여 궁극적으로 파워 소자(2)의 전력 손실을 계산함으로써 이루어진다. 이러한 방식으로 승산하지 않고 합산과 감산을 통해 파워 소자(2)의 전력 손실을 계산하면, 회로 구성을 단순화시킬 수 있어서 집적화가 용이해진다. 또한, 여기서 검출되는 대상은 간접적 요소인 온도가 아니라 파워 소자의 전력 손실이므로, 발생된 열의 정확한 제어가 가능하다. 따라서, 공급 전압이나 그라운드 회선에의 회로 단락 또는 부하의 일부분상에서의 회로 단락으로부터 발생하는 과도열의 생성을 제한하여 파워 소자가 파손될 가능성을 상당히 낮출 수 있다.
다음으로, 파워 소자 보호 회로(4)의 회로 구성을 설명한다. 도 2는 파워 소자 보호 회로(4)의 회로 구성의 실시예를 나타낸다. 도 2에 있어서, 도 1에서도 볼 수 있는 회로 소자에는 동일한 참조 번호나 부호를 붙이고 이들의 상세한 설명은 반복하지 않는다.
전류 검출부(8)의 출력 전류에 비례하는 전류 I1을 출력하는 전류원(17)의 한쪽 단에는 공급 전압이 인가되고, 다른쪽 단에는 pnp형 트랜지스터 Q1 의 이미터와 pnp형 트랜지스터 Q2 의 베이스가 접속된다. 트랜지스터 Q1 의 콜렉터는 접지되어 있다.
전압 검출부(5)의 출력 전압에 비례하는 전류 I2를 출력하는 전류원(18)의 한쪽 단은 접지되어 있고, 다른쪽 단은 트랜지스터 Q2 의 콜렉터와 트랜지스터 Q1 의 베이스 및 pnp형 트랜지스터 Q3 의 베이스에 접속되어 있다. 트랜지스터 Q2 의 이미터와 pnp형 트랜지스터 Q4 의 이미터는 서로 접속되어 있으며, 공급 전압은 이들 사이의 노드로 인가된다.
기준 정전류 I3를 출력하는 기준 정전류원(11)의 한쪽 단에는 공급 전압이 인가되고, 다른쪽 단에는 트랜지스터 Q3 의 이미터와 트랜지스터 Q4 의 베이스가 접속된다. 트랜지스터 Q3 의 콜렉터는 접지되어 있으며, 트랜지스터 Q4 의 콜렉터는 비교부(15)에 접속되어 있다.
상술한 바와 같이 구성된 도 2의 파워 소자 보호 회로는 다음과 같이 동작한다. 동작에 관한 다음 설명에서 트랜지스터의 베이스 전류는 무시한다. 전류 검출부(8)는 파워 소자(2)를 통해 흐르는 전류 Io[A] 에 비례하는 전류를 출력하며, 전류원(17)은 전류 검출부(8)의 출력 전류에 비례하는 전류 I1[A] 을 출력한다. 따라서, 아래의 식 (1) 이 성립한다. 식 (1) 에서, K1[A/A] 은 변환 계수이다.
I1= K1·Io (1)
전압 검출부(5)는 파워 소자(2) 양단의 전압 강하 Vo[V] 에 비례하는 전압을 출력하며, 전류원(18)은 전압 검출부(5)의 출력 전압에 비례하는 전류 I2[A] 를 출력한다. 따라서, 아래의 식 (2) 가 성립한다. 식 (2) 에서, K2[A/A] 는 변환 계수이다.
I2= K2·Vo (2)
트랜지스터 Q1 은, 이미터 전류로서, 전류원(17)의 출력 전류 I1을 수신하며, 이미터 전류의 대수 변환 결과인 베이스-이미터 전압 V1을 출력한다. 트랜지스터 Q1 의 이미터 전류 I1[A] 과 베이스-이미터 전압 V1[V] 간에는 아래의 식 (3) 에 의해 주어진 다이오드 식이 성립한다. 식 (3) 에서, VT[V] 는 k ·T/q 로 주어지는 열전압을 나타낸다(k 는 볼츠만 상수를 나타내고, T 는 절대 온도를 나타내며, q 는 상온에서 약 26[㎷] 인 전자의 단위 전하를 나타낸다). 기호 IS[A] 는 역방향 콜렉터 포화 전류로서, 파워 소자 보호 회로의 제조 프로세스에 따른 상수이다.
V1= VT·ln(I1/IS) (3)
트랜지스터 Q2 는, 콜렉터 전류로서, 전류원(18)의 출력 전류 I2를 수신하며, 콜렉터 전류와 같은 이미터 전류의 대수 변환 결과인 베이스-이미터 전압 V2를출력한다. 트랜지스터 Q2 의 이미터 전류 I2[A] 와 베이스-이미터 전압 V2[V] 간에는 아래의 식 (4) 에 의해 주어진 다이오드 식이 성립한다. 식 (4) 의 변수 VT및 IS는 식 (3) 에 사용된 것들과 동일하다.
V2= VT·ln(I2/IS) (4)
트랜지스터 Q3 는, 이미터 전류로서, 기준 정전류원(11)의 기준 정전류 I3를 수신하며, 이미터 전류의 대수 변환 결과인 베이스-이미터 전압 V3를 출력한다. 트랜지스터 Q3 의 이미터 전류 I3[A] 와 베이스-이미터 전압 V3[V] 간에는 아래의 식 (5) 에 의해 주어진 다이오드 식이 성립한다. 식 (5) 의 변수 VT및 IS는 식 (3) 에 사용된 것들과 동일하다.
V3= VT·ln(I3/IS) (5)
또한, 트랜지스터 Q1 내지 Q4 의 베이스-이미터 전압 V1[V] 내지 V4[V] 는 아래의 식 (6) 에 의해 주어진 관계를 만족한다.
V3+ V4= V1+ V2(6)
상기 식 (1) 내지 식 (6) 에 기초하여, 트랜지스터 Q4 의 베이스-이미터 전압 V4[V] 는 아래의 식 (7) 에 의해 주어진다.
V4= V1+ V2- V3
= VT·ln(I1/IS) + VT·ln(I2/IS) - VT·ln(I3/IS)
= VT·ln(K1·Io/IS) + VT·ln(K2·Vo/IS) - VT·ln(I3/IS)
= VT·ln{K1·K2·Io·Vo/(IS)2} - VT·ln(I3/IS)
= VT·ln(K1·K2·Io·Vo/IS·I3) (7)
트랜지스터 Q4 는 베이스-이미터 전압 V4의 역대수 변환 결과인 이미터 전류와 같은 콜렉터 전류 I4를 비교부(15)에 출력한다. 트랜지스터 Q4 의 이미터 전류 I4[A] 와 베이스-이미터 전압 V4[V] 간에는 아래의 식 (8) 에 의해 주어진 다이오드 식이 성립한다. 식 (8) 의 변수 VT및 IS는 식 (3) 에 사용된 것들과 동일하다.
I4= IS·exp(V4/VT) (8)
식 (7) 과 식 (8) 로부터 아래의 식 (9) 가 성립한다.
I4= K1·K2·Vo·Io/I3(9)
식 (9) 로부터 명백한 바와 같이, 트랜지스터 Q4 에서 비교부(15)로 출력된 전류 I4는 파워 소자(2)의 전력 손실 (Vo·Io) 에 비례하는 레벨을 가진다. 따라서, 전류 I4와 파워 소자(2)의 전력 손실 (Vo·Io) 사이의 비례 상수 (K1·K2/I3) 를 고려하여 제한 파워 지령 신호 S1 의 레벨을 설정하는 것이 바람직하다.
도 2에 나타낸 파워 소자 보호 회로는 소수의 트랜지스터를 내장하고 있기 때문에, 고속으로 동작한다.
전압 V1과 V2의 합을 다이오드 식에 의해 역대수 변환하여도 역방향 콜렉터 전류 IS의 항이 캔슬(Cancel)되지 않을 수 있다(식 (7) 및 식 (8) 참조). 이런 이유로, 도 2의 파워 소자 보호 회로에 있어서, 다이오드 식에 따라 기준 정전류 I3를 대수 변환하여 얻은 전압 V3는 전압 V4를 얻기 위해 전압 V1과 V2의 합으로부터 감산되며(식 (6) 참조), 이 전압 V4를 다이오드 식에 의해 역대수 변환하여 파워 소자(2)의 전력 손실에 비례하고 역방향 콜렉터 전류 IS가 캔슬된 전류 I4를 얻는다.
도 3은 파워 소자 보호 회로(4)의 회로 구성의 다른 실시예를 나타낸다. 도 3에 있어서, 도 2에서도 볼 수 있는 회로 소자에는 동일한 참조 번호나 부호를 붙이고 이들의 상세한 설명은 반복하지 않는다. 도 2에 나타낸 파워 소자 보호 회로와 비교하여, 도 3의 파워 소자 보호 회로는 pnp형 트랜지스터 Q5 를 더 구비하며, 트랜지스터 Q1 과 Q3 의 베이스 사이의 노드는 트랜지스터 Q2 의 콜렉터와 전류원(18) 사이의 노드로부터 분리되어 있다.
트랜지스터 Q5 의 이미터는 트랜지스터 Q1 과 Q3 의 베이스 사이의 노드에 접속되어 있으며, 트랜지스터 Q5 의 베이스는 트랜지스터 Q2 의 콜렉터와 전류원(18) 사이의 노드에 접속되어 있다. 트랜지스터 Q5 의 콜렉터는 접지되어 있다.
도 3에 나타낸 파워 소자 보호 회로는, 트랜지스터 Q1 및 Q3 의 베이스 전류에 의해 전류원(18)의 출력 전류와 트랜지스터 Q2 의 콜렉터 전류 사이에 발생한 오차를 도 2의 파워 소자 보호 회로의 경우에 비해 1/hfe로 할 수 있다. 이로써, 도 2의 파워 소자 보호 회로의 경우에 비해 파워 소자(2)의 전력 손실을 더욱 정확하게 검출할 수 있다. 또한, 기호 hfe는 이미터-공통 접속 상태에서 출력이 단락된 경우의 트랜지스터 Q5 의 전류 이득을 나타낸다.
도 4는 파워 소자 보호 회로(4)의 회로 구성의 또 다른 실시예를 나타낸다. 도 2의 파워 소자 보호 회로는 pnp형 트랜지스터 Q1 내지 Q4 를 사용하는 반면, 도 4의 파워 소자 보호 회로는 npn형 트랜지스터 Q1' 내지 Q4' 를 사용한다. 이 경우에도 도 2 및 도 4의 파워 소자 보호 회로는 기본적으로 동일한 구성을 가지며, 기본적으로 동일한 방식으로 동작하므로, 다음의 설명에서는 도 4의 파워 소자 보호 회로의 특징적인 부분만 설명한다.
도 4에 나타낸 파워 소자 보호 회로는 npn형 트랜지스터 Q6 내지 Q8 을 더 구비하고 있다. 공급 전압은 트랜지스터 Q6 의 콜렉터에 인가된다. 트랜지스터 Q6 의 베이스는 기준 정전류원(11) 및 트랜지스터 Q3' 의 콜렉터에 접속되어 있다. 트랜지스터 Q6 의 이미터는 트랜지스터 Q7 의 베이스 및 트랜지스터 Q8 의 베이스와 콜렉터에 접속되어 있다. 트랜지스터 Q7 의 콜렉터는 트랜지스터 Q3' 의 이미터 및 트랜지스터 Q4' 의 베이스에 접속되어 있다. 트랜지스터 Q7 및 Q8 의 이미터는 접지되어 있다.
이러한 구성에 있어서, 트랜지스터 Q7 및 Q8 에 의해 형성된 커런트 미러 회로(Current Mirror Circuit)는 트랜지스터 Q3' 를 통해 흐르는 전류와 트랜지스터 Q6 를 통해 흐르는 전류를 같도록 유지한다. 트랜지스터 Q6 의 베이스 전류가 트랜지스터 Q6 의 콜렉터 전류의 1/β배라 가정하면, 아래의 식 (10) 이 성립한다.
IS= (1 + 1/β)I (10)
여기서, 1 ≪ β이고, 따라서 I3≒ I 이다. 반대로, 도 2의 파워 소자 보호 회로에서는, 기준 정전류 I3와 트랜지스터 Q4 의 베이스 전류의 합산 전류가 트랜지스터 Q3 를 통해 흐른다. 따라서, 도 4의 파워 소자 보호 회로에 있어서, 트랜지스터 Q3' 를 통해 흐르는 전류 I 와 기준 정전류 I3사이의 오차는 도 2의 파워 소자 보호 회로의 기준 정전류 I3와 트랜지스터 Q3 를 통해 흐르는 전류 사이의 오차보다 더 작다. 따라서, 도 4의 파워 소자 보호 회로는 도 2의 파워 소자 보호 회로보다 파워 소자(2)의 전력 손실을 더욱 정확하게 검출할 수 있다.
상술한 도 2 및 도 3의 파워 소자 보호 회로에서는 pnp형 트랜지스터를 사용하고 있다. 그러나, npn-트랜지스터를 대신 사용하는 회로 구성을 채택할 수도 있다. 예를 들면, 공기로 파워 소자를 식히기 위해 설치된 쿨링 팬(Cooling Fan)이 고장난 경우, 파워 소자의 전력 손실이 허용 범위 내에 있는 경우라도 파워 소자의 온도는 허용 범위를 초과할 수 있다. 따라서, 파워 소자의 파손 가능성을 더욱 줄이기 위하여 열 차단 회로를 통한 온도 보호도 함께 이용하는 것이 바람직하다.
여기서, 전류 검출부(8)의 검출의 정확도를 높이면 파워 소자의 전력 손실이 검출되는 정확도가 향상된다. 따라서, 전류 검출부(8)로는 검출 정확도가 양호한 전류 검출부(8)를 이용하는 것이 바람직하다. 이제, 검출 정확도가 양호하게 높은 전류 검출부(8)의 실시형태에 관하여 설명한다.
우선, 전류 검출부(8)의 제 1 실시형태를 도면을 참조하여 이하 설명한다. 도 5는 파워 소자(2), 전류 검출부(8) 및 부하(16)만 포함하는 구성을 나타내는 회로 블록도이다.
도 5에 나타낸 회로는, 부하(16)로 전류를 공급하는 파워 소자(2)인 파워 트랜지스터 M1; 게이트와 소스가 파워 트랜지스터 M1 의 게이트와 소스에 각각 접속된 트랜지스터 M2; 비반전 입력 단자가 파워 트랜지스터 M1 의 드레인에 접속되며, 반전 입력 단자는 트랜지스터 M2 의 드레인에 접속된 연산 증폭기 A; 및 게이트가 연산 증폭기 A 의 출력 단자에 접속되며, 소스는 트랜지스터 M2 의 드레인에 접속된 트랜지스터 M3 를 구비한다.
파워 트랜지스터 M1 및 트랜지스터 M2 의 소스는 그라운드 단자(20)를 경유하여 접지되어 있으며, 제어 신호 S3 는 제어 단자(21)를 경유하여 파워 트랜지스터 M1 및 트랜지스터 M2의 게이트로 공급된다. 파워 트랜지스터 M1 의 드레인은 부하 단자(22)를 경유하여 부하(16)에 접속되어 있다. 트랜지스터 M3 의 드레인은 검출 전류가 경유하여 출력되는 검출 단자(23)에 접속되어 있다. 여기서, 파워 트랜지스터 M1 와 트랜지스터 M2 및 M3 는 모두 N-채널 MOSFET 이다. 트랜지스터 M3 및연산 증폭기 A 는 네거티브 피드백 회로(Negative Feedback Circuit)를 구성한다.
도 5에 나타낸 회로에서, 연산 증폭기 A 의 반전 및 비반전 입력 단자에서의 전압은 거의 같고, 따라서 파워 트랜지스터 M1 과 트랜지스터 M2 의 드레인에서의 전압은 거의 같다. 결과적으로, 파워 트랜지스터 M1 및 트랜지스터 M2 의 소스가 서로 접속되고 이들의 게이트가 서로 접속되므로, 이들의 드레인에서의 전압이 같고 이들의 소스에서의 전압이 같으며 이들의 게이트에서의 전압이 같다.
이런 방식으로 파워 트랜지스터 M1 의 다른 전극들에 인가되는 전압을 트랜지스터 M2 의 대응하는 전극들에 인가되는 전압과 같도록 함으로써, 트랜지스터 M2 를 통한 드레인 전류를 파워 트랜지스터 M1 을 통한 드레인 전류에 비례하도록 만들 수 있다. 파워 트랜지스터 M1 의 게이트 폭과 게이트 길이를 각각 W1 과 L1 이라 하고, 트랜지스터 M2 의 게이트 폭과 게이트 길이를 각각 W2 와 L2 라 한다. 그러면, 파워 트랜지스터 M1 을 통한 드레인 전류 I1 에 대하여, M2 를 통한 드레인 전류 I2 는 I1×(W2/L2)/(W1/L1) 으로 주어진다. 여기서, 트랜지스터 M2 를 통한 드레인 전류는 수 ㎂ 내지 수십 ㎂ 의 오더(Order)를 갖는 반면, 파워 트랜지스터 M1 을 통한 드레인 전류는 수백 ㎂ 의 오더를 갖는다.
또한, 트랜지스터 M3 를 설치하면 연산 증폭기 A 의 출력 전압은 트랜지스터 M3 의 게이트 전압으로 샘플링되는 유일한 목적을 위해 이용될 수 있다. 이로써, 트랜지스터 M2 가 저항 등을 통해 직접 연산 증폭기 A 의 출력 단자에 접속된 경우와 달리, 트랜지스터 M3 의 드레인 전류의 일부로서 전류가 연산 증폭기 A 로부터 유출되거나, 검출 단자(23)를 통해 흐르는 전류의 일부가 연산 증폭기 A 에 유입하는 것을 방지할 수 있다. 그 결과, 검출 단자(23)에 나타나는 전류는 연산 증폭기 A 로 유입되거나 연산 증폭기 A 로부터 유출되는 전류에 영향을 받지 않으므로, 검출 단자(23)에 나타나는 전류는 파워 트랜지스터 M1 의 드레인 전류에 비례하는 트랜지스터 M2 의 드레인 전류를 나타낸다.
도 5에서, N-채널 MOSFET 을 트랜지스터 M3 로 사용하고 있다. 그러나, 도 6에 나타낸 바와 같이, 트랜지스터 M3 대신에 npn형 양극성 트랜지스터를 트랜지스터 T3 로 사용할 수도 있다. 이 경우, 트랜지스터 T3 의 콜렉터는 검출 단자(23)에 접속되고, 베이스는 연산 증폭기 A 의 출력 단자에 접속되며, 이미터는 트랜지스터 M2 의 드레인에 접속된다. 즉, 트랜지스터 T3 및 연산 증폭기 A 에 의하여 네거티브 피드백 회로가 구성된다. 이 트랜지스터 T3 의 베이스 전류는 콜렉터 전류에 비해 무시할 수 있는 정도이므로, 도 5의 경우에서와 같이, 검출 단자(23)에서 나타나는 전류는 파워 트랜지스터 M1 의 드레인 전류에 비례하는 트랜지스터 M2 의 드레인 전류를 나타낸다.
도 5 및 도 6에서, N-채널 MOSFET 을 파워 트랜지스터 M1 으로 사용하고 있다. 하지만, 도 7a 및 도 7b에 나타낸 바와 같이, 파워 트랜지스터 M1 대신에 npn형 양극성 트랜지스터를 파워 트랜지스터 T1 으로 사용할 수도 있다. 이 경우, N-채널 MOSFET 인 트랜지스터 M2 대신, npn형 양극성 트랜지스터를 트랜지스터 T2 로 사용한다.
연산 증폭기 A 의 비반전 및 반전 입력 단자는 각각 파워 트랜지스터 T1 및 트랜지스터 T2 의 콜렉터에 접속되어 있다. 파워 트랜지스터 T1 및 트랜지스터 T2의 이미터는 접지 단자(20)에 접속되어 있으며, 파워 트랜지스터 T1 및 트랜지스터 T2 의 베이스는 제어 단자(21)에 접속되어 있다. 도 7a는 N-채널 MOSFET 을 트랜지스터 M3 로 사용하는 경우를 나타내며, 도 7b는 npn형 양극성 트랜지스터를 트랜지스터 T3 로 사용하는 경우를 나타낸다.
도 7a 및 도 7b에 나타낸 구성에 있어서, 연산 증폭기 A 및 트랜지스터 M3 또는 T3 는 도 5 및 도 6에서의 연산 증폭기 A 및 트랜지스터 M3 또는 T3 와 같은 기능을 갖는다. 또한, 파워 트랜지스터 T1 및 트랜지스터 T2 의 이미터에서의 전압은 같고, 이들의 콜렉터에서의 전압이 같으며, 이들의 베이스에서의 전압도 같다. 따라서, 파워 트랜지스터 T1 및 트랜지스터 T2 를 통해 이들의 이미터 면적에 비례하는 콜렉터 전류가 흐른다. 그 결과, 파워 트랜지스터 T1 및 트랜지스터 T2 의 이미터 면적을 각각 s1 과 s2 라 하면, 파워 트랜지스터 T1 의 콜렉터 전류 I1 에 대하여, 트랜지스터 T2 를 통한 콜렉터 전류 I2 는 I1×s2/s1 이며, 이 콜렉터 전류 I2 는 검출 단자(13)에서 나타난다.
도 5, 도 6, 도 7a 및 도 7b에서, 파워 트랜지스터 M1 또는 T1 은 연산 증폭기 A 의 비반전 입력 단자에 접속되며, 트랜지스터 M2 또는 T2 는 연산 증폭기 A 의 반전 입력 단자에 접속된다. 그러나, 연산 증폭기 A 의 비반전 및 반전 입력 단자로의 접속 관계를 역으로 하는 것도 가능하다. 상세하게 말하면, 이 경우, 도 8a 및 도 8b에 나타낸 바와 같이, 파워 트랜지스터 M1 및 트랜지스터 M2 의 드레인이 연산 증폭기 A 의 반전 및 비반전 입력 단자에 각각 접속되거나, 도 8c 및 도 8d에 나타낸 바와 같이, 파워 트랜지스터 T1 및 트랜지스터 T2 의 콜렉터가 연산 증폭기A 의 반전 및 비반전 입력 단자에 각각 접속된다.
이 경우, 연산 증폭기 A 의 출력 단자에 접속된 트랜지스터 M3 또는 T3 는 각각, P-채널 MOSFET 이거나 pnp형 양극성 트랜지스터이므로, 연산 증폭기 A 와 트랜지스터 M3 또는 T3 는 네거티브 피드백 회로를 구성한다. 상세하게 말하면, 도 8a 및 도 8c에 나타낸 바와 같이, 트랜지스터 M3 의 게이트가 연산 증폭기 A 의 출력 단자에 접속되고, 그것의 소스가 검출 단자(23)에 접속되며, 그것의 드레인이 연산 증폭기 A 의 비반전 입력 단자에 접속되거나, 도 8b 및 도 8d에 나타낸 바와 같이, 트랜지스터 T3 의 베이스가 연상 증폭기 A 의 출력 단자에 접속되고, 그 이미터가 검출 단자(23)에 접속되며, 그 콜렉터가 연산 증폭기 A 의 비반전 입력 단자에 접속된다.
도 5, 도 6, 도 7a, 도 7b 및 도 8a 내지 도 8d에서, 파워 트랜지스터 M1 및 트랜지스터 M2 는 N-채널 MOSFET 이거나, 파워 트랜지스터 T1 및 트랜지스터 T2 는 npn형 양극성 트랜지스터이다. 그러나, 도 9a 내지 도 9d에 나타낸 바와 같이, P-채널 MOSFET 을 파워 트랜지스터 M1 및 트랜지스터 M2 로 사용하거나, pnp형 양극성 트랜지스터를 파워 트랜지스터 T1 및 트랜지스터 T2 로 사용하는 것도 가능하다.
이 경우, 도 9a 및 도 9b에 나타낸 바와 같이, 파워 트랜지스터 M1 및 트랜지스터 M2 의 드레인은 연산 증폭기 A 의 비반전 및 반전 입력 단자에 각각 접속된다. 또한, P-채널 MOSFET 또는 pnp형 양극성 트랜지스터가 트랜지스터 M3 또는 T3 로 각각 사용되며, 연산 증폭기 A 의 비반전 입력 단자는 출력 단자(22)로 접속된다. 따라서, 도 9a 및 도 9b에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 5 및 도 6에 나타낸 구성과 동일한 접속 관계를 갖는다.
선택적으로는, 도 9c 및 도 9d에 나타낸 바와 같이, 파워 트랜지스터 T1 및 트랜지스터 T2 의 콜렉터는 연산 증폭기 A 의 비반전 및 반전 입력 단자에 각각 접속된다. 또한, P-채널 MOSFET 또는 pnp형 양극성 트랜지스터가 트랜지스터 M3 또는 T3 로 각각 사용되며, 연상 증폭기 A 의 비반전 입력 단자는 출력 단자(22)에 접속된다. 따라서, 도 9c 및 도 9d에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 7a 및 도 7b에 나타낸 구성과 동일한 접속 관계를 갖는다.
선택적으로는, 도 10a 및 도 10b에 나타낸 바와 같이, 파워 트랜지스터 M1 및 트랜지스터 M2 의 드레인은 연산 증폭기 A 의 반전 및 비반전 입력 단자에 각각 접속된다. 또한, N-채널 MOSFET 또는 npn형 양극성 트랜지스터가 트랜지스터 M3 또는 T3 로 각각 사용되며, 연상 증폭기 A 의 반전 입력 단자는 출력 단자(22)에 접속된다. 따라서, 도 10a 및 도 10b에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 8a 및 도 8b에 나타낸 구성과 동일한 접속 관계를 갖는다.
선택적으로는, 도 10c 및 도 10d에 나타낸 바와 같이, 파워 트랜지스터 T1 및 트랜지스터 T2 의 콜렉터는 연산 증폭기 A 의 반전 및 비반전 입력 단자에 각각 접속된다. 또한, N-채널 MOSFET 또는 npn형 양극성 트랜지스터가 트랜지스터 M3 또는 T3 로 각각 사용되며, 연상 증폭기 A 의 반전 입력 단자는 출력 단자(22)에 접속된다. 따라서, 도 10c 및 도 10d에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 8c 및 도 8d에 나타낸 구성과 동일한 접속 관계를 갖는다.
이하에서는, 첨부 도면을 참조하여 전류 검출부(8)의 제 2 실시형태를 설명한다. 도 11은 파워 소자(2), 전류 검출부(8) 및 부하(16)만 포함하는 구성을 나타낸 회로 블록도이다. 도 11에 있어서, 도 5에서도 볼 수 있는 회로 소자에 대해서는 동일한 참조 번호 및 부호를 사용하고, 이에 대한 상세한 설명은 반복하지 않는다.
도 11에 나타낸 회로는, 도 5의 연산 증폭기 A 가 생략되고 그 대신 저항 R 과 트랜지스터 M4 가 설치되어 있는 점에서, 도 5에 나타낸 회로와 상이하다. 공급 전압 VDD 는 저항 R 의 한쪽 단으로 공급된다. 트랜지스터 M4 의 소스는 저항 R 의 다른쪽 단 및 트랜지스터 M3 의 게이트에 접속되며, 그것의 게이트는 파워 트랜지스터 M1 의 드레인에 접속된다. 이 트랜지스터 M4 는 P-채널 MOSFET 이며, 그것의 드레인은 접지 단자(20)를 경유하여 접지되어 있다. 트랜지스터 M3 및 M4 는 거의 동일한 소스-게이트 문턱 전압 Vth 를 가진다.
이러한 구성에서, 파워 트랜지스터 M1 의 드레인 전압을 Va 라 가정하면, 이 파워 트랜지스터 M1 의 드레인 전압 Va 는 트랜지스터 M4 의 게이트로 출력되므로, 트랜지스터 M4 의 소스 전압은 Va + Vth 와 같다. 이 트랜지스터 M4 의 소스 전압 Va + Vth 는 트랜지스터 M3 의 게이트로 출력되므로, 트랜지스터 M3 의 소스 전압은 Va + Vth - Vth = Va 가 된다. 이로써, 트랜지스터 M2 의 드레인 전압은 Va 와 같아지며, 다시 말하면, 파워 트랜지스터 M1 의 드레인 전압과 같아진다.
따라서, 트랜지스터 M2 의 드레인 전압, 게이트 전압 및 소스 전압은 각각, 파워 트랜지스터 M1 의 드레인 전압, 게이트 전압 및 소스 전압과 같다. 따라서,트랜지스터 M2 의 드레인 전류는 파워 트랜지스터 M1 의 드레인 전류에 대해 (게이트 폭)/(게이트 길이) 의 인수로 비례한다. 또한, 파워 트랜지스터 M1 의 드레인 전압은 트랜지스터 M4 의 게이트 전압으로 샘플링되는 유일한 목적을 위해 사용되며, 트랜지스터 M4 의 소스 전압은 트랜지스터 M3 의 게이트 전압으로 샘플링되는 유일한 목적을 위해 사용된다. 이로써, 검출 단자(23)를 경유하여 출력되는 트랜지스터 M2 의 드레인 전류에 대한 영향을 줄일 수 있다.
상세하게 설명하면, 트랜지스터 M3 의 드레인 전류는 트랜지스터 M4 와 저항 R 로 구성된 회로를 통해 흐르는 전류에 의해 증감되는 것이 아니라, 트랜지스터 M2 의 드레인 전류와 같다. 또한, 파워 트랜지스터 M1 을 통해 흐르는 전류는 트랜지스터 M4 와 저항 R 로 구성된 회로를 통해 흐르는 전류에 의해 증감되는 것이 아니라, 부하(16)를 통해 흐르는 전류와 같다. 따라서, 제 1 실시형태에서와 같이, 검출 단자(23)에서 나타나는 전류는 파워 트랜지스터 M1 의 드레인 전류에 비례하는 트랜지스터 M2 의 드레인 전류와 동일하다.
도 11에서, N-채널 MOSFET 이 트랜지스터 M3 로 사용되고, P-채널 MOSFET 이 트랜지스터 M4 로 사용된다. 그러나, 도 12에 나타낸 바와 같이, 트랜지스터 M3 대신 npn형 양극성 트랜지스터를 트랜지스터 T3 로 사용하고, 트랜지스터 M4 대신 pnp형 양극성 트랜지스터 T4 를 사용하는 것도 가능하다.
이 경우, 트랜지스터 T3 의 콜렉터는 검출 단자(23)에 접속되고, 그것의 베이스는 저항 R 의 다른쪽 단에 접속되며, 그것의 이미터는 트랜지스터 M2 의 드레인에 접속된다. 또한, 트랜지스터 T4 의 콜렉터는 접지 단자(10)에 접속되고, 그것의 베이스는 파워 트랜지스터 M1 의 드레인에 접속되며, 그것의 이미터는 트랜지스터 T3 의 베이스에 접속된다. 이들 트랜지스터 T3 및 T4 의 베이스 전류는 이들의 콜렉터 전류에 비해 무시할 수 있으므로, 도 11에 나타낸 바와 같이, 검출 단자(23)에서 나타나는 전류는 파워 트랜지스터 M1 의 드레인 전류에 비례하는 트랜지스터 M2 의 드레인 전류를 나타낸다.
도 11 및 도 12에서, N-채널 MOSFET 이 파워 트랜지스터 M1 으로 사용된다.그러나, 도 13a 및 도 13b에 나타낸 바와 같이, 파워 트랜지스터 M1 대신 npn형 양극성 트랜지스터를 파워 트랜지스터 T1 으로 사용할 수도 있다. 이 경우, N-채널 MOSFET 인 트랜지스터 M2 대신 npn형 양극성 트랜지스터가 트랜지스터 T2 로 사용된다.
도 13a에서, 파워 트랜지스터 T1 의 콜렉터는 트랜지스터 M4 의 게이트에 접속되고, 트랜지스터 T2 의 콜렉터는 트랜지스터 M3 의 소스에 접속된다. 도 13b에서, 파워 트랜지스터 T1 의 콜렉터는 트랜지스터 T4 의 베이스에 접속되고, 트랜지스터 T2 의 콜렉터는 트랜지스터 T3 의 이미터에 접속된다. 또한, 도 13a 및 도 13b에서, 파워 트랜지스터 T1 및 트랜지스터 T2 의 이미터는 접지 단자(20)에 접속되며, 파워 트랜지스터 T1 및 트랜지스터 T2 의 베이스는 제어 단자(21)에 접속된다.
도 11, 도 12, 도 13a 및 도 13b에서, N-채널 MOSFET 이 파워 트랜지스터 M1 및 트랜지스터 M2 로 사용되거나, npn형 양극성 트랜지스터가 파워 트랜지스터 T1 및 트랜지스터 T2 로 사용된다. 그러나, 파워 트랜지스터 M1 및 트랜지스터 M2 로P-채널 MOSFET 을 사용하거나, 파워 트랜지스터 T1 및 트랜지스터 T2 로 pnp형 양극성 트랜지스터를 사용하는 것도 가능하다.
선택적으로는, 도 14a 및 도 14c에 나타낸 바와 같이, P-채널 MOSFET 이 트랜지스터 M3 로 사용되며, 트랜지스터 M3 의 소스는 트랜지스터 M2 의 드레인 또는 트랜지스터 T2 의 콜렉터에 접속된다. 그리고, N-채널 MOSFET 이 트랜지스터 M4 로 사용되며, 트랜지스터 M4 의 게이트는 파워 트랜지스터 M1 의 드레인 또는 파워 트랜지스터 T1 의 콜렉터에 접속된다. 따라서, 도 14a 및 도 14c에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 11 및 도 13a에 나타낸 구성과 동일한 연결 관계를 가진다.
선택적으로는, 도 14b 및 도 14d에 나타낸 바와 같이, pnp형 양극성 트랜지스터가 트랜지스터 T3 로 사용되며, 트랜지스터 T3 의 이미터는 트랜지스터 M2 의 드레인 또는 트랜지스터 T2 의 콜렉터에 접속된다. 그리고, npn형 양극성 트랜지스터가 트랜지스터 T4 로 사용되며, 트랜지스터 T4 의 베이스는 파워 트랜지스터 M1 의 드레인 또는 파워 트랜지스터 T1 의 콜렉터에 접속된다. 따라서, 도 14b 및 도 14d 에 나타낸 회로 구성은, 반대 극성을 가짐에도 불구하고, 도 12 및 도 13b에 나타낸 구성과 동일한 연결 관계를 가진다.
본 출원은 2003년 5월 19일자로 제출된 일본 특허 출원 제 2003-139831 호에 기초한 것으로, 그 내용은 여기에서 참고로 포함되어 있다.
본 발명에 의하면, 파워 소자에 과도열이 발생하는 경우 또는 공급 전압이변동하는 경우에도 파워 소자의 파손을 방지하는 것이 가능하며, 간단한 회로 구성으로 구현되는 파워 소자 보호 회로 및 이를 구비한 반도체 장치를 실현할 수 있다.

Claims (18)

  1. 제 1 전극, 제 2 전극 및 제어 전극을 갖는 파워 소자에 대하여, 상기 파워 소자의 상기 제 1 전극과 상기 제 2 전극 사이의 전압을 검출하여, 상기 검출 전압에 비례하는 전류를 출력하는 전압 검출부;
    상기 파워 소자를 통해 흐르는 전류를 검출하여, 상기 검출 전류에 비례하는 전류를 출력하는 전류 검출부;
    상기 전류 검출부에서 출력된 상기 전류를 대수 변환하여 출력하는 제 1 대수 변환부;
    상기 전압 검출부에서 출력된 상기 전류를 대수 변환하여 출력하는 제 2 대수 변환부;
    상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 역대수 변환하는 역대수 변환부; 및
    상기 역대수 변환부의 출력에 기초하여 상기 파워 소자의 구동을 제한하는 구동 제한부를 구비하는 것을 특징으로 하는 파워 소자 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 1 대수 변환부는, 이미터 전류나 콜렉터 전류로서 상기 전류 검출부에서 출력된 전류를 입력받아 베이스-이미터 전압을 출력하는 제 1 양극성 트랜지스터이며,
    상기 제 2 대수 변환부는, 이미터 전류나 콜렉터 전류로서 상기 전압 검출부에서 출력된 전류를 입력받아 베이스-이미터 전압을 출력하는 제 2 양극성 트랜지스터이며,
    상기 역대수 변환부는, 베이스-이미터 전압으로서 상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 입력받아 이미터 전류나 콜렉터 전류를 출력하는 제 3 양극성 트랜지스터인 것을 특징으로 하는 파워 소자 보호 회로.
  3. 제 2 항에 있어서,
    상기 전류 검출부는,
    상기 파워 소자의 상기 제 2 전극 및 상기 제어 전극에 제 2 전극 및 제어 전극이 각각 접속되어 있는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 전극에 제 1 전극 또는 제 2 전극 중 하나가 접속되어 있는 제 2 트랜지스터; 및
    상기 파워 소자의 상기 제 1 전극에 한쪽 입력 단자가 접속되고, 상기 제 1 트랜지스터의 상기 제 1 전극에 다른쪽 입력 단자가 접속되며, 상기 제 2 트랜지스터의 제어 전극에 출력 단자가 접속되는 연산 증폭기를 구비하며,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 상기 제 1 및 제 2 전극의 다른쪽에서, 상기 파워 소자를 통해 흐르는 상기 전류에 비례하는 전류 신호를 출력하는 것을 특징으로 하는 파워 소자 보호 회로.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터 및 상기 연산 증폭기는 네거티브 피드백 회로를 구성하는 것을 특징으로 하는 파워 소자 보호 회로.
  5. 제 2 항에 있어서,
    상기 전류 검출부는,
    상기 파워 소자의 상기 제 2 전극 및 상기 제어 전극에 제 2 전극 및 제어 전극이 각각 접속되어 있는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 전극에 제 2 전극이 접속되어 있는 제 2 트랜지스터; 및
    상기 파워 소자의 상기 제 1 전극에 제어 전극이 접속되어 있고, 상기 제 2 트랜지스터의 제어 전극에 제 2 전극이 접속되어 있는 제 3 트랜지스터를 구비하며,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 제 1 전극에서, 상기 파워 소자를 통해 흐르는 상기 전류에 비례하는 전류 신호를 출력하는 것을 특징으로 하는 파워 소자 보호 회로.
  6. 제 5 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극은 상기 파워 소자 및 상기 제 1 트랜지스터의 상기 제 2 전극에 접속되며, 저항을 통해 상기 제 3 트랜지스터의 상기 제 2전극으로 직류 전압이 인가되는 것을 특징으로 하는 파워 소자 보호 회로.
  7. 제 6 항에 있어서,
    상기 제 2 및 제 3 트랜지스터는 반대 극성의 트랜지스터이며, 상기 제 2 트랜지스터의 상기 제 2 전극과 제어 전극 사이에 나타나는 전위차는 상기 제 3 트랜지스터의 상기 제 2 전극과 제어 전극 사이에 나타나는 전위차와 거의 동일한 것을 특징으로 하는 파워 소자 보호 회로.
  8. 제 7 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 동일한 극성의 트랜지스터인 것을 특징으로 하는 파워 소자 보호 회로.
  9. 제 8 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극은 상기 파워 소자 및 상기 제 1 트랜지스터의 상기 제 2 전극에 접속되며, 저항을 통해 상기 제 3 트랜지스터의 상기 제 2 전극으로 직류 전압이 인가되는 것을 특징으로 하는 파워 소자 보호 회로.
  10. 제 1 전극, 제 2 전극 및 제어 전극을 갖는 파워 소자;
    상기 파워 소자의 상기 제어 전극으로 구동 신호를 출력하여 상기 파워 소자를 구동시키는 구동부; 및
    상기 파워 소자 및 상기 구동부에 접속되어 상기 구동부를 제어하는 파워 소자 보호 회로를 구비하며,
    상기 파워 소자 보호 회로는,
    상기 파워 소자의 상기 제 1 전극과 상기 제 2 전극 사이의 전압을 검출하여, 상기 검출 전압에 비례하는 전류를 출력하는 전압 검출부;
    상기 파워 소자를 통해 흐르는 전류를 검출하여, 상기 검출 전류에 비례하는 전류를 출력하는 전류 검출부;
    상기 전류 검출부에서 출력된 상기 전류를 대수 변환하여 출력하는 제 1 대수 변환부;
    상기 전압 검출부에서 출력된 상기 전류를 대수 변환하여 출력하는 제 2 대수 변환부;
    상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 역대수 변환하는 역대수 변환부; 및
    상기 역대수 변환부의 출력에 기초하여 상기 파워 소자의 구동을 제한하는 구동 제한부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 대수 변환부는, 이미터 전류나 콜렉터 전류로서 상기 전류 검출부에서 출력된 전류를 입력받아 베이스-이미터 전압을 출력하는 제 1 양극성 트랜지스터이며,
    상기 제 2 대수 변환부는, 이미터 전류나 콜렉터 전류로서 상기 전압 검출부에서 출력된 전류를 입력받아 베이스-이미터 전압을 출력하는 제 2 양극성 트랜지스터이며,
    상기 역대수 변환부는, 베이스-이미터 전압으로서 상기 제 1 및 제 2 대수 변환부의 출력의 합으로부터 얻어진 레벨을 입력받아 이미터 전류나 콜렉터 전류를 출력하는 제 3 양극성 트랜지스터인 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 전류 검출부는,
    상기 파워 소자의 상기 제 2 전극 및 상기 제어 전극에 제 2 전극 및 제어 전극이 각각 접속되어 있는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 전극에 제 1 전극 또는 제 2 전극 중 하나가 접속되어 있는 제 2 트랜지스터; 및
    상기 파워 소자의 상기 제 1 전극에 한쪽 입력 단자가 접속되고, 상기 제 1 트랜지스터의 상기 제 1 전극에 다른쪽 입력 단자가 접속되며, 상기 제 2 트랜지스터의 제어 전극에 출력 단자가 접속되는 연산 증폭기를 구비하며,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 상기 제 1 및 제 2 전극의 다른쪽에서, 상기 파워 소자를 통해 흐르는 상기 전류에 비례하는 전류 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 트랜지스터 및 상기 연산 증폭기는 네거티브 피드백 회로를 구성하는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 전류 검출부는,
    상기 파워 소자의 상기 제 2 전극 및 상기 제어 전극에 제 2 전극 및 제어 전극이 각각 접속되어 있는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 1 전극에 제 2 전극이 접속되어 있는 제 2 트랜지스터; 및
    상기 파워 소자의 상기 제 1 전극에 제어 전극이 접속되어 있고, 상기 제 2 트랜지스터의 제어 전극에 제 2 전극이 접속되어 있는 제 3 트랜지스터를 구비하며,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 제 1 전극에서, 상기 파워 소자를 통해 흐르는 상기 전류에 비례하는 전류 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극은 상기 파워 소자 및 상기 제 1 트랜지스터의 상기 제 2 전극에 접속되며, 저항을 통해 상기 제 3 트랜지스터의 상기 제 2전극으로 직류 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 및 제 3 트랜지스터는 반대 극성의 트랜지스터이며, 상기 제 2 트랜지스터의 상기 제 2 전극과 제어 전극 사이에 나타나는 전위차는 상기 제 3 트랜지스터의 상기 제 2 전극과 제어 전극 사이에 나타나는 전위차와 거의 동일한 것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터와 동일한 극성의 트랜지스터인 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제 3 트랜지스터의 제 1 전극은 상기 파워 소자 및 상기 제 1 트랜지스터의 상기 제 2 전극에 접속되며, 저항을 통해 상기 제 3 트랜지스터의 상기 제 2 전극으로 직류 전압이 인가되는 것을 특징으로 하는 반도체 장치.
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