JP5304063B2 - 半導体集積回路装置 - Google Patents

Description

本発明は半導体集積回路装置に係り、定電流制御を行う半導体集積回路装置に関する。

二次電池の充電装置には、ＡＣアダプタなどからの直流電圧が入力される入力端子と二次電池が接続される出力端子との間に設けられたＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ；以下ＭＯＳトランジスタと称する）からなる電流制御用のトランジスタにより充電電流を制御する制御回路を搭載した半導体集積回路装置が使用されている。

このような制御回路では、充電の際に電流制御用トランジスタに流れる電流を検出して、充電電流が一定になるように定電流制御が行われている。

充電電流の検出方式として、電流制御用トランジスタと並列にこれよりもサイズの小さなトランジスタを設け、前記電流制御用トランジスタと同一のゲート電圧を印加してカレントミラー回路で充電電流に比例縮小した電流を生成しその電流をセンス抵抗に流して、抵抗における電圧降下量から電流を検出する方式が提案されている。

一方、パワートランジスタの駆動制御において、パワートランジスタとカレントミラー接続した電流検出用トランジスタ及びこれと直列のバイアス制御用トランジスタを設け、パワートランジスタと電流検出用トランジスタの各ドレイン電圧を入力とし出力端子がバイアス制御用のトランジスタのゲート端子に接続された演算増幅器を設けて、演算増幅器のイマジナリーショート作用によって電流検出用トランジスタのバイアス条件をパワートランジスタのそれと同一にすることにより、電流検出精度を向上させることが提案されている（例えば特許文献１参照）。
特開２００４−２５９９０２号公報

演算増幅器を使用したカレントミラー方式の電流検出技術を定電流制御回路に適用した場合、マルチセル型のパワーＭＯＳトランジスタの駆動制御において、複数のセルのうち１つを電流検出用に使用するような場合には、比較的に精度の高い電流検出が可能であるものの、電流制御用トランジスタとその制御回路を１つの半導体チップ上に形成した定電流制御回路の半導体集積回路装置では、出力電流経路の配線抵抗分が影響して電流検出精度が低下するという問題があった。

例えば二次電池を充電する充電装置に使用される定電流制御回路の半導体集積回路装置において、カレントミラー方式の電流検出技術を適用した場合、入力直流電圧ＶＣＣは一定であるのに対して出力電圧（バッテリ電圧）ＶＯＵＴは充電時間の経過と共に高くなるため、電位差（ＶＯＵＴ−ＶＣＣ）が減少する。

すると、電流検出用の抵抗による変換電圧Ｖ２は図５（Ｂ）に示すように出力電圧ＶＯＵＴに依存しないにもかかわらず、出力電流ＩＯＵＴは図５（Ａ）に示すように出力電圧ＶＯＵＴが高くなると低下してしまう。

これは、電流制御用ＭＯＳトランジスタと電流検出用ＭＯＳトランジスタとでは、ドレイン配線の配線抵抗による電圧降下量が異なり、それによって２つのトランジスタのバイアス条件が異なり出力電圧が高くなると特に顕著になって、電流検出精度が低下するためである。

本発明は、上記の点に鑑みてなされたもので、電流検出精度の低下を抑制し安定した定電流制御を行う半導体集積回路装置を提供することを目的とする。

本発明の一実施態様による半導体集積回路装置は、入力端子と出力端子との間にソースとドレインを接続され前記入力端子から出力端子へ流す電流を制御する第１ＭＯＳトランジスタ（Ｍ１）と、
ソースとゲートそれぞれを前記第１ＭＯＳトランジスタのソースとゲートに接続され、電流駆動能力が前記第１ＭＯＳトランジスタの１／Ｎとされ、ドレイン配線の配線抵抗を前記第１ＭＯＳトランジスタのドレイン配線の配線抵抗のＮ倍とされた第２ＭＯＳトランジスタ（Ｍ２）と、
前記第１ＭＯＳトランジスタのドレイン配線から供給される電圧と前記第２ＭＯＳトランジスタのドレイン配線から供給される電圧を差動増幅する第１演算増幅器（２１）と、
前記第２ＭＯＳトランジスタのドレインと電流−電圧変換手段との間にソースとドレインを接続され、前記第１演算増幅器の出力をゲートに供給される第３ＭＯＳトランジスタ（Ｍ３）と、
位相補償容量（Ｃ１）を備えており前記第３ＭＯＳトランジスタのドレイン電圧と所定の基準電圧を差動増幅した制御電圧を前記第１及び第２ＭＯＳトランジスタのゲートに供給する第２演算増幅器（２２）を有し、
前記出力端子の電流を一定に制御する半導体集積回路装置であって、
前記第２ＭＯＳトランジスタのドレイン配線の配線抵抗（Ｒ２）を前記位相補償容量（Ｃ１）と平面位置が同一の領域で前記位相補償容量を形成した第１層（３０）と異なる第２層（３３）に形成し、
前記第１層と第２層との間に位置する第３層（３２）に、前記位相補償容量の電極と対向し一定電圧を印加される電極（４３）を形成した。

好ましくは、前記第２層（３３）及び第３層（３２）は、金属配線層である。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、電流検出精度の低下を抑制し安定した定電流制御を行うことができる。

＜実施形態＞
図１は、本発明の定電流制御回路を搭載した半導体集積回路装置の一実施形態の回路構成図を示す。同図中、半導体集積回路装置１０の外部端子１１には、例えばＡＣ−ＤＣコンバータ等の直流電圧ＶＣＣを発生する直流電圧源１２が接続され、外部端子１３にはリチウムイオン電池等の二次電池１４が接続される。また、外部端子１５には電流−電圧変換用の抵抗ＲＩＯの一端が接続され、抵抗ＲＩＯの他端は接地されている。

半導体集積回路装置１０内には、電流制御用ｐチャネルＭＯＳトランジスタＭ１と、電流検出用ｐチャネルＭＯＳトランジスタＭ２と、電流検出回路を構成する演算増幅器２１及びバイアス状態制御用ｐチャネルＭＯＳトランジスタＭ３と、定電流制御回路を構成する演算増幅器２２が設けられている。

ＭＯＳトランジスタＭ１のソースは外部端子１１に接続され、ドレインは配線抵抗Ｒ１を介して外部端子１３及び演算増幅器２１の非反転入力端子に接続され、ゲートは演算増幅器２２の出力端子に接続されている。

ＭＯＳトランジスタＭ２のソースは外部端子１１に接続され、ドレインは配線抵抗Ｒ２を介してＭＯＳトランジスタＭ３のソース及び演算増幅器２１の反転入力端子に接続され、ゲートは演算増幅器２２の出力端子に接続されている。

ＭＯＳトランジスタＭ２は、ゲート長がＭＯＳトランジスタＭ１と同一で、かつ、ゲート幅がＭＯＳトランジスタＭ１の１／Ｎとされ、ＭＯＳトランジスタＭ２の電流駆動能力は、ＭＯＳトランジスタＭ１の電流駆動能力の１／Ｎとされている。なお、Ｎは数１００程度の値である。

また、ＭＯＳトランジスタＭ２のドレイン配線（演算増幅器２１の反転入力端子までの）の配線抵抗Ｒ２は、ＭＯＳトランジスタＭ１のドレイン配線（演算増幅器２１の非反転入力端子までの）の配線抵抗Ｒ１のＮ倍に設定されている。

すなわち、ＭＯＳトランジスタＭ１，Ｍ２のドレイン配線の断面積を同一としたとき、ＭＯＳトランジスタＭ２のドレイン配線の配線長Ｌ２はＭＯＳトランジスタＭ１のドレイン配線の配線長Ｌ１のＮ倍とする。

演算増幅器２１は、配線抵抗Ｒ１の外部端子１３との接続点Ａの電圧と、配線抵抗Ｒ２のＭＯＳトランジスタＭ３のソースとの接続点Ｂの電圧とを差動増幅して、ＭＯＳトランジスタＭ３のゲートに供給する。ＭＯＳトランジスタＭ３のドレインは外部端子１５に接続されている。

演算増幅器２２の非反転入力端子は外部端子１５に接続され、反転入力端子には所定の基準電圧Ｖ１が供給されている。また、演算増幅器２２の反転入力端子と出力端子との間には位相補償容量Ｃ１が接続されている。演算増幅器２２は外部端子１５の電圧を基準電圧Ｖ１と同一とするための制御電圧を発生して、ＭＯＳトランジスタＭ１，Ｍ２それぞれのゲートに供給する。

上記のＭＯＳトランジスタＭ１，Ｍ２は、演算増幅器２１及びＭＯＳトランジスタＭ３及び演算増幅器２２を介在させたカレントミラー回路を構成している。このため、ＭＯＳトランジスタＭ１のドレイン電流は、ＭＯＳトランジスタＭ２のドレイン電流のＮ倍となる。

更に、配線抵抗Ｒ２は配線抵抗Ｒ１のＮ倍であるため、ＭＯＳトランジスタＭ１のドレイン電流が配線抵抗Ｒ１を流れることによる電圧降下量と、ＭＯＳトランジスタＭ２のドレイン電流が配線抵抗Ｒ２を流れることによる電圧降下量は同一となる。

また、演算増幅器２１はイマジナリーショート作用によって接続点Ａの電圧と接続点Ｂの電圧とが同一になるようにフィードバックをかけており、これによってＭＯＳトランジスタＭ１，Ｍ２のバイアス状態すなわち動作状態が同一にされ、ＭＯＳトランジスタＭ２のドレイン電流は、ＭＯＳトランジスタＭ１のドレイン電流の１／Ｎとなり、電流検出精度が向上する。

上記抵抗ＲＩＯによって電流−電圧変換された外部端子１５の電圧Ｖ２は演算増幅器２２に供給されて、外部端子１５の電圧Ｖ２と基準電圧Ｖ１との電位差に比例した制御電圧とされてＭＯＳトランジスタＭ１のゲートに供給され、電流制御用ＭＯＳトランジスタＭ１の電流値（ドレイン電流）が所定の値となるように制御される。

このため、本実施形態の半導体集積回路装置を使用したリチウムイオ電池の充電装置においては、外部端子１３の出力電圧（バッテリ電圧）ＶＯＵＴが充電時間の経過と共に高くなったとしても、出力電流ＩＯＵＴは図２（Ａ）に示すように低下しない。これは、ＭＯＳトランジスタＭ１のドレイン電流が配線抵抗Ｒ１を流れることによる電圧降下量と、ＭＯＳトランジスタＭ２のドレイン電流が配線抵抗Ｒ２を流れることによる電圧降下量が同一であるためである。また、電流−電圧変換用の抵抗ＲＩＯで変換された外部端子１５の電圧Ｖ２も図２（Ｂ）に示すように出力電圧ＶＯＵＴに依存せず一定となる。

ここで、ＭＯＳトランジスタＭ１のドレイン配線の配線抵抗Ｒ１は数１０ｍΩであり、Ｎが数１００程度であるため、ＭＯＳトランジスタＭ２のドレイン配線の配線抵抗Ｒ２（＝Ｒ１×Ｎ）は数Ωとなる。この場合、配線抵抗Ｒ２を正確な値に設定するためには、アルミニューム等の金属配線を長尺とし屈曲して引き回す必要がある。

半導体集積回路装置１０内で、演算増幅器２１，２２は金属配線が必要なため、演算増幅器２１，２２を形成する領域の金属配線層を利用して配線抵抗Ｒ２を形成することは困難である。しかし、演算増幅器２２に設けられる位相補償容量Ｃ１は、比較的大容量であり、２つのポリシリコン電極を離間対向して構成されるため、位相補償容量Ｃ１を形成する領域と平面位置が同一領域であり、高さ位置が異なる金属配線層を利用して配線抵抗Ｒ２を形成することで、半導体集積回路装置１０のチップ面積が増大化することを防止できる。

この場合、図３（Ａ），（Ｂ）に参考例の断面図及び平面図を示すように、ポリシリコン第ｎ配線層（Ｐｎ層）３０に、位相補償容量Ｃ１の一方のポリシリコン電極４１を配設する。それより下層の図示しないポリシリコン第ｎ−１配線層又は第ｎ−２配線層に、他方のポリシリコン電極をポリシリコン電極４１と対向して配設する。

更に、ポリシリコン第ｎ配線層３０より上層の金属第２配線層（Ｍ２層）３２に、配線抵抗Ｒ２となるＭＯＳトランジスタＭ２のドレイン配線４２を屈曲した状態で配設することが考えられる。なお、金属第１配線層（Ｍ１層）３１及び金属第３配線層（Ｍ３層）３３は絶縁膜だけが設けられ金属配線は設けられていない。

この場合、ドレイン配線４２とポリシリコン電極４１との間に寄生容量が発生する。このようなポリシリコン電極４１に付く寄生容量は定電流制御回路の動作を不安定にし、外部端子１３の出力電圧が変動し、電流検出精度が低下するおそれがある。

そこで、本実施形態では、図４（Ａ），（Ｂ）に一実施形態の断面図及び平面図を示すように、ポリシリコン第ｎ配線層（Ｐｎ層）３０に、位相補償容量Ｃ１の一方のポリシリコン電極４１を配設する。それより下層の図示しないポリシリコン第ｎ−１配線層又は第ｎ−２配線層に、他方のポリシリコン電極をポリシリコン電極４１と対向して配設する。

また、ポリシリコン第ｎ配線層３０より上層の金属第２配線層（Ｍ２層）３２に、ポリシリコン電極４１と対向する面電極４３を配設する。この面電極４３は例えば接地してグランド電位にする。なお、面電極４３は直流電圧ＶＣＣに接続してもよい。

更に、金属第３配線層（Ｍ３層）３３に、配線抵抗Ｒ２となるＭＯＳトランジスタＭ２のドレイン配線４２を屈曲した状態で配設する。なお、金属第１配線層（Ｍ１層）３１は絶縁膜だけが設けられ金属配線は設けられていない。

この場合、ドレイン配線４２とポリシリコン電極４１との間に接地した面電極４３が設けられているためにドレイン配線４２とポリシリコン電極４１との間に寄生容量が発生しない。従って、定電流制御回路の動作は安定し、外部端子１３の出力電圧が変動するおそれがなくなり、電流検出精度の低下を抑制し安定した定電流制御を行うことができる。

なお、金属第１配線層（Ｍ１層）３１に面電極４３を配設して、この面電極４３を例えば接地し、金属第２配線層（Ｍ２層）３２に、配線抵抗Ｒ２となるＭＯＳトランジスタＭ２のドレイン配線４２を屈曲した状態で配設する構成としても良い。

ところで、上記実施形態では、電流制御用ＭＯＳトランジスタＭ１のドレイン配線の配線抵抗Ｒ１と、電流検出用ＭＯＳトランジスタＭ２のドレイン配線の配線抵抗Ｒ２は、断面積が同一で長さの比を１：Ｎに設定しているが、配線抵抗Ｒ１，Ｒ２の長さと断面積の両方をそれぞれ調整してＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２でドレイン配線の配線抵抗による電圧降下が同一になるように設定してもよい。

また、上記実施形態では、電流制御用ＭＯＳトランジスタＭ１と電流検出用ＭＯＳトランジスタＭ２の共通接続側（外部端子１１側）をソース、それと反対側をドレインと規定したが、ＭＯＳトランジスタＭ１，Ｍ２の共通接続側（外部端子１１側）をドレイン、それと反対側をソースとみることも可能である。

また、外部端子１５に接続される電流−電圧変換用の抵抗ＲＩＯとして外付け抵抗を用いているが、半導体チップ内に形成したオンチップの抵抗を用いる構成としてもよい。

本発明の半導体集積回路装置の一実施形態の回路構成図である。 本実施形態の半導体集積回路装置を使用した充電装置の特性を示す図である。 配線抵抗の参考例の断面図及び平面図である。 配線抵抗の一実施形態の断面図及び平面図である。 従来の充電装置の特性を示す図である。

符号の説明

１０ 半導体集積回路装置
１１，１３，１５ 外部端子
１２ 直流電圧源
１４ 二次電池
２１，２２ 演算増幅器
３０ ポリシリコン第ｎ配線層
３１ 金属第１配線層
３２ 金属第２配線層
３３ 金属第３配線層
４１ ポリシリコン電極
４２ ドレイン配線
４３ 面電極
Ｃ１ 位相補償容量
Ｍ１，Ｍ２，Ｍ３ ＭＯＳトランジスタ
ＲＩＯ 抵抗

Claims (2)

1. 入力端子と出力端子との間にソースとドレインを接続され前記入力端子から出力端子へ流す電流を制御する第１ＭＯＳトランジスタと、
   ソースとゲートそれぞれを前記第１ＭＯＳトランジスタのソースとゲートに接続され、電流駆動能力が前記第１ＭＯＳトランジスタの１／Ｎとされ、ドレイン配線の配線抵抗を前記第１ＭＯＳトランジスタのドレイン配線の配線抵抗のＮ倍とされた第２ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのドレイン配線から供給される電圧と前記第２ＭＯＳトランジスタのドレイン配線から供給される電圧を差動増幅する第１演算増幅器と、
   前記第２ＭＯＳトランジスタのドレインと電流−電圧変換手段との間にソースとドレインを接続され、前記第１演算増幅器の出力をゲートに供給される第３ＭＯＳトランジスタと、
   位相補償容量を備えており前記第３ＭＯＳトランジスタのドレイン電圧と所定の基準電圧を差動増幅した制御電圧を前記第１及び第２ＭＯＳトランジスタのゲートに供給する第２演算増幅器を有し、
   前記出力端子の電流を一定に制御する半導体集積回路装置であって、
   前記第２ＭＯＳトランジスタのドレイン配線の配線抵抗を前記位相補償容量と平面位置が同一の領域で前記位相補償容量を形成した第１層と異なる第２層に形成し、
   前記第１層と第２層との間に位置する第３層に、前記位相補償容量の電極と対向し一定電圧を印加される電極を形成したことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第２層及び第３層は、金属配線層であることを特徴とする半導体集積回路装置。

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