JP2819787B2 - 定電流源回路 - Google Patents
定電流源回路Info
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- 238000010586 diagram Methods 0.000 description 6
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- 229910052751 metal Inorganic materials 0.000 description 3
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- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流源回路に関し、特に同一電流を流す複
数の単位電流源よりなる定電流源回路に関する。
数の単位電流源よりなる定電流源回路に関する。
従来、この種の定電流源回路として、第５図の回路図
に示すものが提案されている。なお、第６図は第５図の
回路を具体的に配置したときの平面図である。これらの
図において、定電流源回路はここでは単位電流源を構成
する４つのMOSトランジスタQ1〜Q4で構成され、各MOSト
ランジスタのゲートをゲート線GLで接続し、また各MOS
トランジスタのソースを第１ソース線SL1〜SL4および第
２ソース線SL0で接続して接地し、各MOSトランジスタの
ドレインに接続したドレイン線DL1〜DL4に設けた出力端
O1〜O4に定電流を通流させている。
に示すものが提案されている。なお、第６図は第５図の
回路を具体的に配置したときの平面図である。これらの
図において、定電流源回路はここでは単位電流源を構成
する４つのMOSトランジスタQ1〜Q4で構成され、各MOSト
ランジスタのゲートをゲート線GLで接続し、また各MOS
トランジスタのソースを第１ソース線SL1〜SL4および第
２ソース線SL0で接続して接地し、各MOSトランジスタの
ドレインに接続したドレイン線DL1〜DL4に設けた出力端
O1〜O4に定電流を通流させている。
ところで、この種の定電流源回路では、４個のMOSト
ランジスタの各出力端O1〜O4からの出力は同一流値であ
ることが望まれる。しかしながら、MOSトランジスタQ1
についてみると、ソースに極続される第１ソース線SL1
には通常アルミニウム等の金属が用いられているため、
この金属が有する抵抗R1がソース側に等価的入ることに
なる。このことは、他のMOSトランジスタQ2〜Q4につい
ても同様であり、各第１ソース線SL1〜SL4に抵抗R1が入
る。また、第２ソース線SL0にも配線による抵抗R2が存
在するため、各第１ソース線SL1〜SL4間に抵抗R2が等価
的に入ることになる。
ランジスタの各出力端O1〜O4からの出力は同一流値であ
ることが望まれる。しかしながら、MOSトランジスタQ1
についてみると、ソースに極続される第１ソース線SL1
には通常アルミニウム等の金属が用いられているため、
この金属が有する抵抗R1がソース側に等価的入ることに
なる。このことは、他のMOSトランジスタQ2〜Q4につい
ても同様であり、各第１ソース線SL1〜SL4に抵抗R1が入
る。また、第２ソース線SL0にも配線による抵抗R2が存
在するため、各第１ソース線SL1〜SL4間に抵抗R2が等価
的に入ることになる。
このため、各MOSトランジスタQ1〜Q4のソース電位
は、ソース側に存在するこれらの抵抗R1,R2によって電
位差を生じ、この結果各MOSトランジスタの出力O1〜O4
の出力電流が相違されることになる。
は、ソース側に存在するこれらの抵抗R1,R2によって電
位差を生じ、この結果各MOSトランジスタの出力O1〜O4
の出力電流が相違されることになる。
すなわち、各MOSトランジスタの出力端O1〜O4に取り
出される電流値を、ほぼ等しい値を仮定してＩとする
と、各MOSトランジスタのソース電位にはそれぞれ（6R2
＋R1）Ｉ、（5R2＋R1）I,（3R2＋R1）I,R1Iの値の異な
る接値電位よりの浮きが生じる。このことは、裏返せば
各出力端O1〜O4における電流値が相違することになる。
出される電流値を、ほぼ等しい値を仮定してＩとする
と、各MOSトランジスタのソース電位にはそれぞれ（6R2
＋R1）Ｉ、（5R2＋R1）I,（3R2＋R1）I,R1Iの値の異な
る接値電位よりの浮きが生じる。このことは、裏返せば
各出力端O1〜O4における電流値が相違することになる。
したがって、このような定電流源を高精度デジタル・
アナログ変換機の電流源として使用する場合、致命的な
直線性誤差が生じるという問題がある。
アナログ変換機の電流源として使用する場合、致命的な
直線性誤差が生じるという問題がある。
本発明は単位電流源を構成する各トランジスタの接地
電位よりの浮きを同一にしてそれぞれの電流値を等しく
した定電流源回路を提供することにある。
電位よりの浮きを同一にしてそれぞれの電流値を等しく
した定電流源回路を提供することにある。
本発明の定電流源回路は、同一規格で構成された複数
個のトランジスタにそれぞれ共通バイアスを印加して単
位電流源を構成する場合に、各トランジスタの接地端に
それぞれ第１接地線を接続するとともに、これら第１接
地線を第２接地線を介して接地し、かつこれら第１接地
線および第２接地線の少なくとも一方の抵抗値を各トラ
ンジスタでそれぞれ相違させるように各接地線のレイア
ウトパターンを設定し、各トランジスタの接地端の電位
を接地電位に対してそれぞれ同一電位だけ異なる同一の
電位に設定した構成としている。
個のトランジスタにそれぞれ共通バイアスを印加して単
位電流源を構成する場合に、各トランジスタの接地端に
それぞれ第１接地線を接続するとともに、これら第１接
地線を第２接地線を介して接地し、かつこれら第１接地
線および第２接地線の少なくとも一方の抵抗値を各トラ
ンジスタでそれぞれ相違させるように各接地線のレイア
ウトパターンを設定し、各トランジスタの接地端の電位
を接地電位に対してそれぞれ同一電位だけ異なる同一の
電位に設定した構成としている。
本発明によれば、単位電流源を構成する各トランジス
タを接地する接地線の抵抗を相違させることで、各トラ
ンジスタの接地端の電位を同一電位とし、各単位電流源
の電流値を一定にする。
タを接地する接地線の抵抗を相違させることで、各トラ
ンジスタの接地端の電位を同一電位とし、各単位電流源
の電流値を一定にする。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の回路図であり、第２図
は第１図の回路を具体的に半導体集積回路チップ上に配
置したときの平面図である。これらの図において、Q1〜
Q4は同一寸法のMOSトランジスタであり、各MOSトランジ
スタQ1〜Q4のゲートはゲート線GLにそれぞれ接続され、
所定のバイアスが印加されるようになっている。また、
各MOSトランジスタQ1〜Q4のドレインは、それぞれドレ
イン線DL1〜DL4に接続され、電流出力端O1〜O4に接続さ
れる。さらに、各MOSトランジスタQ1〜Q4のソースに
は、第１ソース線SL1〜SL4を接続し、かつこれらを第２
ソース線SL0（SL01〜SL03）を介して接地している。
は第１図の回路を具体的に半導体集積回路チップ上に配
置したときの平面図である。これらの図において、Q1〜
Q4は同一寸法のMOSトランジスタであり、各MOSトランジ
スタQ1〜Q4のゲートはゲート線GLにそれぞれ接続され、
所定のバイアスが印加されるようになっている。また、
各MOSトランジスタQ1〜Q4のドレインは、それぞれドレ
イン線DL1〜DL4に接続され、電流出力端O1〜O4に接続さ
れる。さらに、各MOSトランジスタQ1〜Q4のソースに
は、第１ソース線SL1〜SL4を接続し、かつこれらを第２
ソース線SL0（SL01〜SL03）を介して接地している。
このとき、各第１ソース線SL1〜SL4の長さを相違さ
せ、それぞれ異なる抵抗値となるように構成し、さらに
第２ソース線SL0（SL01〜SL03）はその太さを徐々に大
きくして各第１ソース線間における抵抗値が異なるよう
に構成している。すなわち、この例では、MOSトランジ
スタQ1の第１ソース線SL1における抵抗値をR1としたと
き、MOSトランジスタQ2〜Q4の各第１ソース線SL1〜SL4
の抵抗値がそれぞれＲ＋R2,R1＋2R2,R1＋3R2となるよう
に設定する。また、第１ソース線SL1とSL2間の第２ソー
ス線SL01の抵抗値をR2としたとき、第１ソース線SL2〜S
L4の各間における第２ソース線SL02,SL03の抵抗値をそ
れぞれR2/2,R2/3となるように設定する。
せ、それぞれ異なる抵抗値となるように構成し、さらに
第２ソース線SL0（SL01〜SL03）はその太さを徐々に大
きくして各第１ソース線間における抵抗値が異なるよう
に構成している。すなわち、この例では、MOSトランジ
スタQ1の第１ソース線SL1における抵抗値をR1としたと
き、MOSトランジスタQ2〜Q4の各第１ソース線SL1〜SL4
の抵抗値がそれぞれＲ＋R2,R1＋2R2,R1＋3R2となるよう
に設定する。また、第１ソース線SL1とSL2間の第２ソー
ス線SL01の抵抗値をR2としたとき、第１ソース線SL2〜S
L4の各間における第２ソース線SL02,SL03の抵抗値をそ
れぞれR2/2,R2/3となるように設定する。
なお、この実施例では配線用金属としてアルミニウム
を用いているが、金，銅等材質は問わない。
を用いているが、金，銅等材質は問わない。
この構成によれば、単位電流源の電流値をＩとする
と、各MOSトランジスタにおけるソース電位は全てＩ（R
1＋3R2）となり、それぞれ等しくなる。これにより、各
MOSトランジスタQ1〜Q4のゲート・ソース間電圧は等し
くなり、各出力端O1〜O4より取り出される電流値は等し
くなる。
と、各MOSトランジスタにおけるソース電位は全てＩ（R
1＋3R2）となり、それぞれ等しくなる。これにより、各
MOSトランジスタQ1〜Q4のゲート・ソース間電圧は等し
くなり、各出力端O1〜O4より取り出される電流値は等し
くなる。
第３図は本発明の第２実施例の回路図であり、第４図
は第３図の回路を具体的に半導体集積回路チップ上に配
置したときの平面図である。なお、第１実施例と等価な
部分には同一符号を付してある。
は第３図の回路を具体的に半導体集積回路チップ上に配
置したときの平面図である。なお、第１実施例と等価な
部分には同一符号を付してある。
この実施例では、各MOSトランジスタのQ1〜Q4に接続
される第１ソース線SL1〜SL4の長さを相違させてそれぞ
れの抵抗値を相違させる点は第１実施例と同じである
が、各第１ソース線が接続される第２ソース線SL0は均
一な太さにし、各第１ソース線間における抵抗値R2をそ
れぞれ等しくしている。このため、ここでは各第１ソー
ス線SL1〜SL4の抵抗値を、それぞれ、R1,R1＋R2,R1＋3R
2,R1＋6R2に設定している。
される第１ソース線SL1〜SL4の長さを相違させてそれぞ
れの抵抗値を相違させる点は第１実施例と同じである
が、各第１ソース線が接続される第２ソース線SL0は均
一な太さにし、各第１ソース線間における抵抗値R2をそ
れぞれ等しくしている。このため、ここでは各第１ソー
ス線SL1〜SL4の抵抗値を、それぞれ、R1,R1＋R2,R1＋3R
2,R1＋6R2に設定している。
この実施例においては、各MOSトランジスタQ1〜Q4の
ソース電位は全てＩ（R1＋6R2）となり、この結果第１
実施例と同様に、各MOSトランジスタQ1〜Q4のゲート・
ソース間電極は等しく、出力端O1〜O4から等しい電流値
が取り出される。
ソース電位は全てＩ（R1＋6R2）となり、この結果第１
実施例と同様に、各MOSトランジスタQ1〜Q4のゲート・
ソース間電極は等しく、出力端O1〜O4から等しい電流値
が取り出される。
なお、前記第１実施例および第２実施例はいずれも複
数個のMOSトランジスタで構成した例を示しているが、
バイポーラトランジスタで置きかえても全く同等の効果
が得られる。この場合、ベースはゲートに対応し、エミ
ッタ・コレクタがソース，ドレインに対応することは言
うまでもない。
数個のMOSトランジスタで構成した例を示しているが、
バイポーラトランジスタで置きかえても全く同等の効果
が得られる。この場合、ベースはゲートに対応し、エミ
ッタ・コレクタがソース，ドレインに対応することは言
うまでもない。
また、前記各実施例では単位電流源が４つの場合を述
べたが任意の個数に適用できるのは明らかである。この
場合、第１実施例では、第ｎ番目のMOSトランジスタの
ソース線における抵抗値はR1＋（ｎ−１）R2であり、こ
れに対応する第１ソース線の抵抗値はR2/nとなる。ま
た、第２実施例においては、第ｎ番目のMOSトランジス
タの第１ソース線における抵抗値はｎ（ｎ−１）/2とな
る。
べたが任意の個数に適用できるのは明らかである。この
場合、第１実施例では、第ｎ番目のMOSトランジスタの
ソース線における抵抗値はR1＋（ｎ−１）R2であり、こ
れに対応する第１ソース線の抵抗値はR2/nとなる。ま
た、第２実施例においては、第ｎ番目のMOSトランジス
タの第１ソース線における抵抗値はｎ（ｎ−１）/2とな
る。
以上説明したように本発明は、各トランジスタの接地
端にそれぞれ第１接地線を接続するとともに、これら第
１接地線を第２接地線を介して接地させ、かつこれら第
１接地線および第２接地線の少なくとも一方の抵抗値を
各トランジスタでそれぞれ相違させるように各接地線の
レイアウトパターンを設定し、各トランジスタの接地端
の電位を接地電位に対してそれぞれ同一電位だけ異なる
同一の電位に設定しているので、複数の単位電流源のそ
れぞれにおける電流値を等しくすることができる効果が
ある。
端にそれぞれ第１接地線を接続するとともに、これら第
１接地線を第２接地線を介して接地させ、かつこれら第
１接地線および第２接地線の少なくとも一方の抵抗値を
各トランジスタでそれぞれ相違させるように各接地線の
レイアウトパターンを設定し、各トランジスタの接地端
の電位を接地電位に対してそれぞれ同一電位だけ異なる
同一の電位に設定しているので、複数の単位電流源のそ
れぞれにおける電流値を等しくすることができる効果が
ある。
第１図は本発明の第１実施例の回路図、第２図は第１図
の回路を半導体集積回路に適用した平面図、第３図は本
発明の第２実施例の回路図、第４図は第３図の回路を半
導体集積回路に適用した平面図、第５図は従来の定電流
源回路の回路図、第６図は第５図の回路を半導体集積回
路に適用した平面図である。 Q1〜Q4……MOSトランジスタ、GL……ゲート線、DL1〜DL
4……ドレイン線、SL1〜SL4……第１ソース線、SL0（SL
01〜SL03）……第２ソース線、O1〜O4……電流出力端。
の回路を半導体集積回路に適用した平面図、第３図は本
発明の第２実施例の回路図、第４図は第３図の回路を半
導体集積回路に適用した平面図、第５図は従来の定電流
源回路の回路図、第６図は第５図の回路を半導体集積回
路に適用した平面図である。 Q1〜Q4……MOSトランジスタ、GL……ゲート線、DL1〜DL
4……ドレイン線、SL1〜SL4……第１ソース線、SL0（SL
01〜SL03）……第２ソース線、O1〜O4……電流出力端。
フロントページの続き (56)参考文献 特開 昭60−109912（ＪＰ，Ａ) 特開 昭59−77529（ＪＰ，Ａ) 特開 昭61−248607（ＪＰ，Ａ) 特開 昭60−150111（ＪＰ，Ａ) 特開 平２−180415（ＪＰ，Ａ) 特開 平３−250661（ＪＰ，Ａ) 特開 昭62−262517（ＪＰ，Ａ) 実開 昭55−178716（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/26 H03F 3/343 H01L 27/04
Claims (2)
- 【請求項１】単位電流源として同一規格で構成された複
数個のMOSトランジスタを備え、各MOSトランジスタのゲ
ートに共通バイアスを印加し、各ソースを接地し、各ド
レインからそれぞれ電流を出力させる定電流源回路にお
いて、前記各MOSトランジスタのソースにそれぞれ第１
ソース線を接続するとともに、これら第１ソース線を第
２ソース線を介して接地し、かつ前記第１ソース線およ
び第２ソース線の少なくとも一方の抵抗値が各MOSトラ
ンジスタに対応してそれぞれ相違されるように前記各ソ
ース線のレイアウトパターンを設定し、各MOSトランジ
スタのソース電位を前記接地電位に対してそれぞれ同一
電位だけ異なる同一の電位に設定したことを特徴とする
定電流源回路。 - 【請求項２】単位電流源として同一規格で構成された複
数個のバイポーラトランジスタを備え、各バイポーラト
ランジスタのベースに共通バイアスを印加し、各エミッ
タまたはコレクタの一方を接地し、他方からそれぞれ電
流を出力させる定電流源回路において、前記各バイポー
ラトランジスタの接地端にそれぞれ第１接地線を接続す
るとともに、これら第１接地線を第２接地線を介して接
地し、かつこれら第１接地線および第２接地線の少なく
とも一方の抵抗値が各バイポーラトランジスタに対応し
てそれぞれ相違されるように前記各接地線のレイアウト
パターンを設定し、各バイポーラトランジスタの接地端
の電位を前記接地電位に対してそれぞれ同一電位だけ異
なる同一の電位に設定したことを特徴とする定電流源回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158251A JP2819787B2 (ja) | 1990-06-16 | 1990-06-16 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158251A JP2819787B2 (ja) | 1990-06-16 | 1990-06-16 | 定電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448308A JPH0448308A (ja) | 1992-02-18 |
| JP2819787B2 true JP2819787B2 (ja) | 1998-11-05 |
Family
ID=15667550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2158251A Expired - Fee Related JP2819787B2 (ja) | 1990-06-16 | 1990-06-16 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819787B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005046740A1 (de) * | 2005-09-29 | 2007-04-19 | Infineon Technologies Ag | Stromspiegel-Schaltungsanordnung |
| JP5038616B2 (ja) * | 2005-11-14 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP5304063B2 (ja) * | 2008-07-09 | 2013-10-02 | ミツミ電機株式会社 | 半導体集積回路装置 |
| JP2018078349A (ja) * | 2015-03-19 | 2018-05-17 | パナソニックＩｐマネジメント株式会社 | カレントミラー回路、イメージセンサ、および撮像装置 |
-
1990
- 1990-06-16 JP JP2158251A patent/JP2819787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448308A (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |