JPH0448308A

JPH0448308A - 定電流源回路

Info

Publication number: JPH0448308A
Application number: JP2158251A
Authority: JP
Inventors: Teruo Inuzuka; 犬塚　輝雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-16
Filing date: 1990-06-16
Publication date: 1992-02-18
Anticipated expiration: 2013-11-05
Also published as: JP2819787B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は定電流源回路に関し、特に同一電流を流す複数
の単位電流源よりなる定電流源回路に関する。

〔従来の技術〕

従来、この種の定電流源回路として、第５図の回路図に
示すものが提案されている。なお、第６図は第５図の回
路を具体的に配置したときの平面図である。これらの図
において、定電流源回路はここでは単位電流源を構成す
る４つのＭＯＳ　）うンジスタＱ１〜Ｑ４で構成され、
各ＭＯＳトランジスタのゲートをゲート線ＧＬで接続し
、また各ＭＯＳトランジスタのソースを第１ソース線Ｓ
Ｌ。

〜ＳＬ、および第２ソース線ＳＬ、で接続して接地し、
各ＭＯＳトランジスタのドレインに接続したドレイン線
ＤＬ、〜ＤＬ、に設けた出力端０＋〜０４に定電流を通
流させている。

〔発明が解決しようとする課題〕

ところで、この種の定電流源回路では、４個のＭＯＳト
ランジスタの各出力端０．〜０４からの出力は同一電流
値であることが望まれる。しかしながら、ＭＯＳ）ラン
ジスタＱ、についてみると、ソースに極続される第１ソ
ース線ＳＬ、には通常アルミニウム等の金属が用いられ
ているため、この金属が有する抵抗Ｒ１がソース側に等
価的に入ることになる。このことは、他のＭＯＳ）ラン
ジスタＱ、−Ｑ、についても同様であり、各第１ソース
線ＳＬ、〜ＳＬ、に抵抗Ｒ１が入る。また、第２ソース
線ＳＬ、にも配線による抵抗Ｒ７が存在するため、各第
１ソース線ＳＬ、〜ＳＬ、間に抵抗Ｒ２が等価的に入る
ことになる。

このため、各ＭＯＳトランジスタＱ、−Ｑ、のソース電
位は、ソース側に存在するこれらの抵抗Ｒ＋、Ｒｚによ
って電位差を生じ、この結果各ＭＯＳトランジスタの出
力端Ｏ３〜０４の出力電流が相違されることになる。

すなわち、各ＭＯＳトランジスタの出力端ＯＩ〜ｏ４に
取り出される電流値を、はぼ等しい値を仮定して■とす
ると、各ＭＯＳトランジスタのソース電位にはそれぞれ
Ｃ６Ｒ２＋Ｒ，）Ｉ、（５Ｒｚ　＋ＲＩ　）　Ｉ、　　
（３Ｒｇ　＋ＲＩ　）　Ｉ、　ＲＩ　Ｉの値の異なる接
値電位よりの浮きが生じる。このことは、裏返せば各出
力端Ｏ１〜０４における電流値が相違することになる。

したがって、このような定電流源を高精度デジタル・ア
ナログ変換器の電流源として使用する場合、致命的な直
線性誤差が生じるという問題かある。

本発明は単位電流源を構成する各トランジスタの接地電
位よりの浮きを同一にしてそれぞれの電流値を等しくし
た定電流源回路を提供することにある。

〔課題を解決するための手段〕

本発明の定電流源回路は、同一規格で構成された複数個
のトランジスタにそれぞれ共通バイアスを印加して単位
電流源を構成する場合に、各トランジスタの接地端にそ
れぞれ第１接地線を接続するとともに、これら第１接地
線を第２接地線を介して接地し、かつこれら第１接地線
および第２接地線の少なくとも一方の抵抗値を各トラン
ジスタでそれぞれ相違させて各トランジスタの接地端の
電位を同一に設定した構成としている。

〔作用〕

本発明によれば、単位電流源を構成する各トランジスタ
を接地する接地線の抵抗を相違させることで、各トラン
ジスタの接地端の電位を同一電位とし、各単位電流源の
電流値を一定にする。

〔実施例］次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例の回路図であり、第２図は
第１図の回路を具体的に半導体集積回路チップ上に配置
したときの平面図である。これらの図において、Ｑ１〜
Ｑ４は同一寸法のＭＯＳトランジスタであり、各ＭＯＳ
トランジスタＱ、〜Ｑ４のゲートはゲート線ＧＬにそれ
ぞれ接続され、所要のバイアスが印加されるようになっ
ている。

また、各ＭＯＳトランジスタＱ、〜Ｑ４のドレインは、
それぞれドレイン線ＤＬ、〜ＤＬ、に接続され、電流出
力端Ｏ３〜０４に接続される。さらに、各ＭＯＳトラン
ジスタＱ、〜Ｑ４のソースには、第１ソース線ＳＬ、〜
ＳＬ４を接続し、かつこれらを第２ソース線ＳＬＯ（Ｓ
ＬＯＩ〜５Ｌｏｉ）を介して接地している。

このとき、各第１ソース線ＳＬ、〜ＳＬ、の長さを相違
させ、それぞれ異なる抵抗値となるように構成し、さら
に第２ソース線ＳＬ、（ＳＬｏ＋〜５Ｌ６３）はその太
さを徐々に大きくして各第１ソース線間における抵抗値
が異なるように構成している。すなわち、この例では、
ＭＯＳ）ランジスタＱ１の第１ソース線ＳＬ、における
抵抗値をＲ。

としたとき、ＭＯＳ）ランジスタＱ２〜Ｑ４の各第１ソ
ース線ＳＬ、〜ＳＬ、の抵抗値がそれぞれＲｔＲｔ　、
Ｒｔ　＋２Ｒｚ　、Ｒ，＋３Ｒｚとなるように設定する
。また、第１ソース線ＳＬ、とＳＬ。

間の第２ソース線５ＬＯＩの抵抗値をＲ２としたとき、
第１ソース線ＳＩ、２〜ＳＬ４の各間における第２ソー
ス線Ｓ　Ｌ　ｏｘ、　　Ｓ　Ｌ　ａｓの抵抗値をそれぞ
れＲｚ／２．Ｒｚ／３となるように設定する。

なお、この実施例では配線用金属としてアルミニウムを
用いているが、金、銅環材質は問わない。

この構成によれば、単位電流源の電流値を■とすると、
各ＭＯＳトランジスタにおけるソース電位は全てＩ　（
Ｒ，＋３Ｒ，）となり、それぞれ等しくなる。これによ
り、各ＭＯＳトランジスタＱ１〜Ｑ４のゲート・ソース
間電圧は等しくなり、各出力端Ｏ８〜０４より取り出さ
れる電流値は等しくなる。

第３図は本発明の第２実施例の回路図であり、第４図は
第３図の回路を具体的に半導体集積回路チップ上に配置
したときの平面図である。なお、第１実施例と等価な部
分には同一符号を付しである。

この実施例では、各ＭＯＳトランジスタＱ、〜Ｑ４に接
続される第１ソース線５ＬＹ−５Ｌ４の長さを相違させ
てそれぞれの抵抗値を相違させる点は第１実施例と同じ
であるが、各第１ソース線が接続される第２ソース線Ｓ
Ｌ、は均一な太さにし、各第１ソース線間における抵抗
値Ｒ２をそれぞれ等しくしている。このため、ここでは
各第１ソース線ＳＬ、〜Ｓ　Ｌ　４の抵抗値を、それぞ
れ、Ｒ，、Ｒ，ｒ　＋Ｒｚ　、Ｒｔ　＋３Ｒｚ　、Ｒｔ
　＋６Ｒｚに設定している。

この実施例（こおいては、各ＭＯＳトランジスタＱ１〜
Ｑ４のソース電位は全てＩ　　（Ｒ，→−６Ｒ２）とな
り、この結果第１実施例と同様に、各ＭＯＳトランジス
タＱ、−Ｑ、のゲート・ソース間電極は等しく、出力端
Ｏ８〜０４から等１−い電流値が取り出される。

なお、前記第１実施例および第２実施例はいずれも複数
個のＭＯＳ）ランジスタで構成した例を示しているが、
バイポーラトランジスタで置きかえても全く同等の効果
が得られる。この場合、ベースはゲートに対応し、エミ
ッタ、コレクタがソース、ドレインに対応することは言
うまでもない。

また、前記各実施例では単位電流源が４つの場合を述べ
たが任意の個数に適用できるのは明らかである。この場
合、第１実施例では、第ｎ番目のＭＯＳトランジスタの
ソース線における抵抗値はＲｔ　＋　（ｎ　　１）Ｒｔ
であり、これに対応する第１ソース線の抵抗値はＲｚ　
／　ｎとなる。また、第２実施例においては、第ｎ番目
のＭＯＳトランジスタの第１ソース線における抵抗値は
ｎ（ｎ−１）／２となる。

〔発明の効果〕

以上説明したように本発明は、各トランジスタの接地端
にそれぞれ第１接地線を接続するとともに、これら第１
接地線を第２接地線を介して接地させ、かつこれら第１
接地線および第２接地線の少なくとも一方の抵抗値を各
トランジスタでそれぞれ相違させて各トランジスタの接
地端の電位を同一に設定しているので、複数の単位電流
源のそれぞれにおける電流値を等しくすることができる
効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は第１図
の回路を半導体集積回路に適用した平面図、第３図は本
発明の第２実施例の回路図、第４図は第３図の回路を半
導体集積回路に適用した平面図、第５図は従来の定電流
源回路の回路図、第６図は第５図の回路を半導体集積回
路に適用した平面図である。Ｑ、−Ｑ、・・・ＭＯＳ）ランジスタ、Ｇ　Ｉ−・・・
ゲート線、ＤＬ、−ＤＬ、・・・ドレイン線、ＳＬ、−
３Ｌ。・・・第１ソース線、Ｓ　Ｌｏ　　（Ｓ　ＬＯＩ〜Ｓ　
ＬＯ３）　−第２ソース線、０１〜０４・・・電流出力
端。第図ＳＬ。０１〜　Ｑ４：　ＭＯＳ　１ランシ゛ヌタＳＬ＋〜ＳＬ
４：葎イソーズ謀０１〜０４；出り幡千ＳＬｏ　（ＳＬｏ＋　−５ＬＩ）３）第２ノーズ、νｋＬグ°Ｌ　ト、４醗ＤＬ＋〜ＤＬ４ト°ロン、１表第３図ＳＬ。

Claims

【特許請求の範囲】１、単位電流源として同一規格で構成された複数個のＭ
ＯＳトランジスタを備え、各ＭＯＳトランジスタのゲー
トに共通バイアスを印加し、各ソースを接地し、各ドレ
インからそれぞれ電流を出力させる定電流源回路におい
て、前記各ＭＯＳトランジスタのソースにそれぞれ第１
ソース線を接続するとともに、これら第１ソース線を第
２ソース線を介して接地し、かつこれら第１ソース線お
よび第２ソース線の少なくとも一方の抵抗値を各ＭＯＳ
トランジスタでそれぞれ相違させ、各ＭＯＳトランジス
タのソース電位を同一に設定したことを特徴とする定電
流源回路。２、単位電流源として同一規格で構成された複数個のバ
イポーラトランジスタを備え、各バイポーラトランジス
タのベースに共通バイアスを印加し、各エミッタまたは
コレクタの一方を接地し、他方からそれぞれ電流を出力
させる定電流源回路において、前記各バイポーラトラン
ジスタの接地端にそれぞれ第１接地線を接続するととも
に、これら第１接地線を第２接地線を介して接地し、か
つこれら第１接地線および第２接地線の少なくとも一方
の抵抗値を各バイポーラトランジスタでそれぞれ相違さ
せ、各バイポーラトランジスタの接地端の電位を同一に
設定したことを特徴とする定電流源回路。