JPS615626A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は基準電圧を発生する回路として電源スイッチ付
直列抵抗型分圧回路を有する逐次変換型のアナログ・デ
ィジタル変換器を備えた半導体集積回路に関する。

（従来技術） 第１図は、従来の電源スイッチ付直列抵抗型分圧回路を
有する逐次変換型のアナログ争ディジタル変換器（以下
、Ａ／Ｄ変換器という。）の−例の要部を示す回路図で
ある。

抵抗値Ｒのｎ個の抵抗比１〜Ｒｎが直列に接続されて接
地電位ＧＮＤと電源スイッチ５を介して基準電源Ｖｒｅ
ｆに接続された抵抗群と、アナログ信号入力端子１．サ
ンプリング回路２．コンパレータ３．制御回路４．各制
御点に設けられた複数のスイ、チロ及び制御回路４から
のディジタル信号ＤＯ，ＤＩ、Ｄ２．Ｄ３を入力反転出
力する４個のインバータ７とからなる選択回路とから成
っている。ここで、電源スイッチ５及びスイ、チロはＭ
ＯＳ）ランジスタで形成されている。

直列抵抗型分圧回路の電源スイッチ５は、電力中断し、
Ａ／Ｄ変換器が動作時には、直列抵抗に電流を流す働き
をする。

ここで問題となるのは、電源スイッチ５のオン抵抗であ
る。集積回路製造過程において、トランジスタの特性に
は、バラツキがあり、当然オン抵抗値にもバラツキが出
てくる。そのため直列抵抗型分圧回路の分圧値にも誤差
が多くなるという欠点があった。

（発明の目的） 本発明の目的は、上記欠点を除去することにより、電源
スイッチ回路のオン抵抗値にバラツキがあっても、直列
抵抗型分圧回路の分圧値にドリフトを生じさせない直列
抵抗型分圧回路使用したＡ／Ｄ変換器内蔵の半導体集積
回路を提供することにある。

（発明の構成） 本発明の半導体集積回路は、半導体基板上に直列抵抗型
分圧回路を有するアナログ・ディジタル変換器を備え、
前記直列抵抗型分圧回路は、（ｎ−１）（ｎは自然数）
個の抵抗が直列に接続され一端が接地電位に接続された
第１の抵抗群と、ｍ（ｍは自然数）個の抵抗が並列（又
は直列）に接続され一端が前記第１の抵抗群の他端に接
続された第２の抵抗群と、該第２の抵抗群の他端と基準
電源間に接続゛された電源スイッチ回路と、前記第１の
抵抗群及び前記第２の抵抗群で構成される分圧回路の分
圧値を選定する第１の選択回路と、前記第２の抵抗群中
のどの抵抗に電流を流すかを選択する第２の選択回路と
から成ることから構成される。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

・第２図は本発明の第１の実施例を示す回路図で♂ ある。

本実施例は、半導体基板上に直列抵抗型分圧回路を有す
るアナログ・ディジタル変換器を備え、前記直列抵抗型
分圧回路は、抵抗値Ｒの（ｎ−１）（ｎは自然数）個の
抵抗Ｒ１−Ｒｎ−ｔが直列に接続され一端が接地電位Ｇ
ＮＤに接続された第１の抵抗群２０と、ｍ（ｍは自然数
）個の抵抗用〜もが並列に接続され一端が第１の抵抗群
２０の他端に接続された第２の抵抗群２１と、この第２
の抵抗群２１の他端と基準電源Ｖｒｅｆ間に接続された
電源スィッチ１５と、第１の抵抗群２０及び第２の抵抗
群２１で構成される分圧回路の分圧値を選定する第１の
選択回路としての、アナログ信号入力端子１１．サンプ
リング回路１２．コンパレータ１３．制御回路１４．各
制御点に設けられた複数のスイッチ１６及び制御回路１
４からのディジタル信号Ｄｏ、ＤＩ、Ｄ２．Ｄ３を人力
反転出力する４個のインバータ１７と、第２の抵抗群２
１中のどの抵抗に電流を流すかを選択する第２の選択回
路としての制御回路１８と（ｍ−１）＃のスイッチ１９
とから成ることから構成される。なお第２図において抵
抗の数は、−例としてｎ＝１６゜ｍ　＝　４として表わ
している。又、電源スイッチ１５とスイッチ１６，１９
はＭＯＳ）ランジスタで形成される。

すなわち、本実施例の回路は、第１図の従来例の回路の
抵抗群中の抵抗Ｒｎを第２の選択回路を有する第２の抵
抗群２１で置き替えたものである。

次に、本実施例の動作について説明する。

第２図において、電源スィッチ１５のオン抵抗値をｒと
し、第２の抵抗群が第１図のように、元のままの抵抗Ｒ
ｎであるとすると、抵抗Ｒ１〜Ｒｎから成る直列抵抗の
合成抵抗値は、ｎＲ＋ｒとなシ、基準電源Ｖｒｅｆの電
圧をＶｒｅｆとすると、Ｖｒｅｆ／（ｎ［＋ｒ）だけ分
圧回路の抵抗群にかかる電圧が低くなる。従って電源ス
ィッチ１５のオン抵抗の値により分圧値出力がドリフト
することになる。

しかし、本実施例においては、基準電源Ｖｒｅｆに最も
近い抵抗Ｒｎを、ｍ個の抵抗を並列接続した第２の抵抗
群２１で置き替えて、制御回路１８からのドリフト制御
信号によシ、スイッチ１９を閉じることにより、その合
成抵抗値を（Ｒ−ｒ）と値をＲ′とすると、第２の抵抗
群２１の合成抵抗値は、抵抗Ｒ１を含めスイッチ１９が
閉じられた抵抗の数をｍ′とすると％　Ｒ’／ｍ’とな
る。従って、Ｒ（Ｒ’／ｍ’）−ｒになるように、抵抗
値Ｒ′とｍ′の値を定めれば良い。実際には抵抗値Ｒ′
を抵抗値Ｒよ）太き目に設定して置き、電源スィッチ１
５のオン抵抗値のバラツキに応じてｍ′の値を制御回路
１８にて選択する。

かくして、本実施例によると、電源スィッチのオン抵抗
値のバラツキにかかわらず、常に電源スイッチのオン抵
抗による基準電圧の降下を補償することができるので、
ドリフトの無い安定な分圧値出力が得られる。

第３図は本発明の第２の実施例の要部を示す回路図であ
る。本実施例は、第１の実施例の回路における第２の琳
抗群２１を、ｍ個の抵抗＆ＳＲｍを直列接続した第２の
抵抗群２１′で置き替えたものである。なおりＲＩ〜Ｄ
几４は制御回路（図示していない。）からのドリフト制
御信号である。

フト制御信号によシスイ、チ１９が閉じられた数をｍ“
とすると、第２の抵抗群２１′　の合成抵抗値はｍ″Ｒ
“となる。そこで前と同様に、几−ｍ”Ｒ“＝ｒになる
ように、抵抗値比“とｍ’の値を定めれば良い。実際に
は抵抗値比“を抵抗値比よシ小さ目に設定して置き、電
源スイッチ１５のオン抵抗値のバラツキに応じてｍ“の
値を制御回路にて選択する。

かくして、本実施例においても第１の実施例と同様に電
源スイッチのオン抵抗値のバラツキを補償することがで
きる。

はその回路構成の仕方によシ任意の値をとることができ
る。

（発明の効果） 以上、詳細説明したとおシ、本発明によれば、上記の構
成により、電源スイッチ回路のオン抵抗値にバラツキが
あっても、直列抵抗型分圧回路の分圧値にドリフトを生
じさせない、直列抵抗型分圧回路を使用したアナログ・
ディジタル変換器内蔵の半導体集積回路が得られる。

【図面の簡単な説明】

第１図は従来の直列抵抗型分圧回路を有するアナログデ
ィジタル変換器の一例の要部を示す回路図、第２図及び
第３図はそれぞれ本発明の第１及び第２の実施例の要部
を示す回路図である。 １・・・・・・アナログ信号入力端子、２・・・・・・
サンプリング回路、３・・・・・・コンパレータ、４・
・・・・・制御回路、５・−・・・・電源スイッチ、６
・・・・・・スイッチ、７・・・・・・インバータ、１
１・・・・・・アナログ信号入力端子、１２・・・・・
・サンプリング回路、１３・・・・・・コンパレータ、
１４・・−・・・制御回路、１５・・・−・・電源スイ
ッチ、１６・・・・・・スイッチ、１７・・・・・・イ
ンバータ、１Ｂ・・・・−・制御回路、１９・・・・・
・スイッチ、２０・・・・・・第１の抵抗群、２１．２
１’・・・・・・第２の抵抗群、ＤＯ−Ｄ４・・・・・
・ディジタル信号、ＤＲＩ〜ＤＲ４・・・・・・ドリフ
ト制御信号、Ｒ１−Ｒｎ、Ｒ’、〜Ｒ１ｌ１．Ｒ’ｓ〜
輻　・・・・・・抵抗、ＧＮＤ・・・・・・接地電位、
Ｓ・・・・−・基準電圧切断信号ｓ　Ｖｒｅｆ　・・・
・・・基準電源。 ＄　ｌ　図 Ｖｒｅｆ ＄　２　　図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に直列抵抗量分圧回路を有するアナログ・
   ディジタル変換器を備え、前記直列抵抗型分圧回路は、
   （ｎ−１）（ｎは自然数）個の抵抗が直列に接続され一
   端が接地電位に接続された第１の抵抗群と、ｍ（ｍは自
   然数）個の抵抗が並列（又は直列）に接続され一端が前
   記第１の抵抗群の他端に接続された第２の抵抗群と、該
   第２の抵抗群の他端と基準電源間に接続された電源スイ
   ッチ回路と、前記第１の抵抗群及び前記第２の抵抗群で
   構成される分圧回路の分圧値を選定する第１の選択回路
   と、前記第２の抵抗群中のどの抵抗に電流を流すかを選
   択する第２の選択回路とから成ることを特徴とする半導
   体集積回路。