JPH057157A - 集積回路 - Google Patents
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- JPH057157A JPH057157A JP18199391A JP18199391A JPH057157A JP H057157 A JPH057157 A JP H057157A JP 18199391 A JP18199391 A JP 18199391A JP 18199391 A JP18199391 A JP 18199391A JP H057157 A JPH057157 A JP H057157A
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Abstract
(57)【要約】
【目的】 逐次比較形Ａ−Ｄ変換器６を内蔵したマイク
ロコンピュータ１のラダー抵抗１３において、Ａ−Ｄ変
換動作完了後にＡＤ変換動作に関係なく消費される電力
を削除する。 【構成】 直列接続された複数の抵抗より成るラダー抵
抗１３と、このラダー抵抗１３の電源スイッチ１５と、
Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチ１
５のＯＮ−ＯＦＦ制御ビット１８とを有するＡ−Ｄ制御
レジスタ１６とを備えた集積回路としてのマイクロコン
ピュータ１において、上記Ａ−Ｄ変換開始・終了ビット
１７と電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、
Ａ−Ｄ制御レジスタ１６の１個の共通のビット２５より
構成する。Ａ−Ｄ開始・終了ビット１７を”Ｈ”にセッ
トすると同時にラダー抵抗１３の電源スイッチ１５がＯ
Ｎになり、またＡ−Ｄ開始・終了ビット１８を”Ｌ”に
すると同時に電源スイッチ１５がＯＦＦになるため、Ａ
−Ｄ変換動作中のみラダー抵抗１３に電流が流れる。
ロコンピュータ１のラダー抵抗１３において、Ａ−Ｄ変
換動作完了後にＡＤ変換動作に関係なく消費される電力
を削除する。 【構成】 直列接続された複数の抵抗より成るラダー抵
抗１３と、このラダー抵抗１３の電源スイッチ１５と、
Ａ−Ｄ変換開始・終了ビット１７と上記電源スイッチ１
５のＯＮ−ＯＦＦ制御ビット１８とを有するＡ−Ｄ制御
レジスタ１６とを備えた集積回路としてのマイクロコン
ピュータ１において、上記Ａ−Ｄ変換開始・終了ビット
１７と電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、
Ａ−Ｄ制御レジスタ１６の１個の共通のビット２５より
構成する。Ａ−Ｄ開始・終了ビット１７を”Ｈ”にセッ
トすると同時にラダー抵抗１３の電源スイッチ１５がＯ
Ｎになり、またＡ−Ｄ開始・終了ビット１８を”Ｌ”に
すると同時に電源スイッチ１５がＯＦＦになるため、Ａ
−Ｄ変換動作中のみラダー抵抗１３に電流が流れる。
Description
【０００１】
【産業上の利用分野】本発明は逐次比較形Ａ−Ｄ変換器
を有したマイクロコンピュータ等の集積回路、特に低消
費電力化に関するものである。
を有したマイクロコンピュータ等の集積回路、特に低消
費電力化に関するものである。
【０００２】
【従来の技術】従来の逐次比較形のＡ−Ｄ変換器を有し
た集積回路としてのマイクロコンピュータの一例を図３
に示す。図において、１はマイクロコンピュータで、演
算及び制御を行うＣＰＵ（中央処理装置）２と、ＣＰＵ
２の制御データ等を記憶するＲＡＭ３，ＲＯＭ４と、上
記各構成要素を接続するデータバス５と、逐次比較形の
Ａ−Ｄ変換器６を有する。７はマイクロコンピュータ１
内へアナログ入力を与える外部端子、８は上記Ａ−Ｄ変
換器６へ基準電圧を与える外部端子、９は上記Ａ−Ｄ変
換器６へ０Ｖの電源を与える外部端子、１０は上記Ａ−
Ｄ変換器６へＡ−Ｄ変換動作の開始信号を与える外部端
子である。上記Ａ−Ｄ変換器６は、後述の分圧電圧出力
手段１４の出力が外部から入力される上記アナログ入力
に一致するように比較するコンパレータ１１と、このコ
ンパレータ１１の出力にもとづき後述の分圧電圧出力手
段１４を制御する逐次比較レジスタ１２と、直列接続さ
れた複数の抵抗より成るラダー抵抗１３と、上記ラダー
抵抗１３の各抵抗の両端間をＯＮ−ＯＦＦするスイッチ
ング素子１４ａより成りこのスイッチング素子１４ａを
上記逐次比較レジスタ１２の出力データにもとづき選択
的に開閉することにより所定の大きさの分圧電圧が得ら
れる分圧電圧出力手段１４と、上記ラダー抵抗１３の電
源スイッチ１５と、上記Ａ−Ｄ変換器６の動作制御を行
うＡ−Ｄ制御レジスタ１６と、このＡ−Ｄ制御レジスタ
１６に設けられた外部からのＡ−Ｄ変換開始信号にもと
づき設定されるＡ−Ｄ変換開始・終了ビット１７及び上
記電源スイッチ１５のＯＮ−ＯＦＦ制御ビット１８とか
ら成る。１９は上記外部端子１０から入力されるＡ−Ｄ
変換開始信号、２０は上記電源スイッチ１５のＯＮ−Ｏ
ＦＦを制御する電源スイッチＯＮ−ＯＦＦ制御信号、２
１は上記外部端子７から入力されるアナログ入力、２２
はＡ−Ｄ変換動作の終了を示すＡ−Ｄ変換終了割り込
み、２３は上記外部端子ＶＲＥＦ８から入力された基準
電圧、２４は上記分圧電圧出力手段１４により選択され
コンパレータ１１へ出力される分圧電圧である。
た集積回路としてのマイクロコンピュータの一例を図３
に示す。図において、１はマイクロコンピュータで、演
算及び制御を行うＣＰＵ（中央処理装置）２と、ＣＰＵ
２の制御データ等を記憶するＲＡＭ３，ＲＯＭ４と、上
記各構成要素を接続するデータバス５と、逐次比較形の
Ａ−Ｄ変換器６を有する。７はマイクロコンピュータ１
内へアナログ入力を与える外部端子、８は上記Ａ−Ｄ変
換器６へ基準電圧を与える外部端子、９は上記Ａ−Ｄ変
換器６へ０Ｖの電源を与える外部端子、１０は上記Ａ−
Ｄ変換器６へＡ−Ｄ変換動作の開始信号を与える外部端
子である。上記Ａ−Ｄ変換器６は、後述の分圧電圧出力
手段１４の出力が外部から入力される上記アナログ入力
に一致するように比較するコンパレータ１１と、このコ
ンパレータ１１の出力にもとづき後述の分圧電圧出力手
段１４を制御する逐次比較レジスタ１２と、直列接続さ
れた複数の抵抗より成るラダー抵抗１３と、上記ラダー
抵抗１３の各抵抗の両端間をＯＮ−ＯＦＦするスイッチ
ング素子１４ａより成りこのスイッチング素子１４ａを
上記逐次比較レジスタ１２の出力データにもとづき選択
的に開閉することにより所定の大きさの分圧電圧が得ら
れる分圧電圧出力手段１４と、上記ラダー抵抗１３の電
源スイッチ１５と、上記Ａ−Ｄ変換器６の動作制御を行
うＡ−Ｄ制御レジスタ１６と、このＡ−Ｄ制御レジスタ
１６に設けられた外部からのＡ−Ｄ変換開始信号にもと
づき設定されるＡ−Ｄ変換開始・終了ビット１７及び上
記電源スイッチ１５のＯＮ−ＯＦＦ制御ビット１８とか
ら成る。１９は上記外部端子１０から入力されるＡ−Ｄ
変換開始信号、２０は上記電源スイッチ１５のＯＮ−Ｏ
ＦＦを制御する電源スイッチＯＮ−ＯＦＦ制御信号、２
１は上記外部端子７から入力されるアナログ入力、２２
はＡ−Ｄ変換動作の終了を示すＡ−Ｄ変換終了割り込
み、２３は上記外部端子ＶＲＥＦ８から入力された基準
電圧、２４は上記分圧電圧出力手段１４により選択され
コンパレータ１１へ出力される分圧電圧である。
【０００３】次に動作について説明する。Ａ−Ｄ変換動
作は、外部端子１０からＡ−Ｄ変換開始信号１９を入力
しＡ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビッ
ト１７を”Ｈ”にセットすることにより開始する。Ａ−
Ｄ変換動作開始の前にあらかじめＡ−Ｄ制御レジスタ１
６の電源スイッチＯＮ−ＯＦＦ制御ビット１８の”Ｈ”
へのセットをソフトウェアで行う。これによりスイッチ
１５がＯＮ状態になり逐次比較動作を行うための分圧電
圧（比較電圧）２４をコンパレータ１１に供給すること
が許可される。Ａ−Ｄ変換動作は外部端子７から与えら
れるアナログ入力電圧２１とラダー抵抗１３により分圧
された基準電圧２３の比較動作がコンパレータ１１で行
われ、その出力を逐次比較レジスタ１２に格納し、その
ときの逐次比較レジスタ１２の出力データによってラダ
ー抵抗１３の分圧比を決定し、上記分圧電圧出力手段１
４を制御し、次の比較動作を行うためにコンパレータ１
１へ分圧電圧２４を与えるという動作が逐次比較レジス
タ１２が全ビット確定されるまで最上位ビットから１ビ
ットずつ順にハードウェアで自動的に行われる。次い
で、逐次比較レジスタ１２の全ビットが確定するとＡ−
Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７
がハードウェアにより”Ｌ”にセットされ同時にＣＰＵ
２へＡ−Ｄ変換終了割り込み２２を送信する。ここでＡ
−Ｄ開始・終了ビット１７は、Ａ−Ｄ変換動作中は”
Ｈ”を示し、Ａ−Ｄ変換動作が行われていないときは”
Ｌ”を示す。次いで、Ａ−Ｄ開始・終了ビット１７が”
Ｌ”にセットされたことが確認されると上記電源スイッ
チＯＮ−ＯＦＦ制御ビット１８がソフトウェアにより”
Ｌ”にセットされ電源スイッチ１５がＯＦＦ状態にな
る。ここで、Ａ−Ｄ変換開始・終了ビット１７と電源ス
イッチＯＮ−ＯＦＦ制御ビット１８は同一レジスタの異
なるビットである。Ａ−Ｄ変換の結果はＡ−Ｄ変換開始
・終了ビット１７がセットされた後、逐次比較レジスタ
１２の内容を読み出すことにより確認できる。
作は、外部端子１０からＡ−Ｄ変換開始信号１９を入力
しＡ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビッ
ト１７を”Ｈ”にセットすることにより開始する。Ａ−
Ｄ変換動作開始の前にあらかじめＡ−Ｄ制御レジスタ１
６の電源スイッチＯＮ−ＯＦＦ制御ビット１８の”Ｈ”
へのセットをソフトウェアで行う。これによりスイッチ
１５がＯＮ状態になり逐次比較動作を行うための分圧電
圧（比較電圧）２４をコンパレータ１１に供給すること
が許可される。Ａ−Ｄ変換動作は外部端子７から与えら
れるアナログ入力電圧２１とラダー抵抗１３により分圧
された基準電圧２３の比較動作がコンパレータ１１で行
われ、その出力を逐次比較レジスタ１２に格納し、その
ときの逐次比較レジスタ１２の出力データによってラダ
ー抵抗１３の分圧比を決定し、上記分圧電圧出力手段１
４を制御し、次の比較動作を行うためにコンパレータ１
１へ分圧電圧２４を与えるという動作が逐次比較レジス
タ１２が全ビット確定されるまで最上位ビットから１ビ
ットずつ順にハードウェアで自動的に行われる。次い
で、逐次比較レジスタ１２の全ビットが確定するとＡ−
Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット１７
がハードウェアにより”Ｌ”にセットされ同時にＣＰＵ
２へＡ−Ｄ変換終了割り込み２２を送信する。ここでＡ
−Ｄ開始・終了ビット１７は、Ａ−Ｄ変換動作中は”
Ｈ”を示し、Ａ−Ｄ変換動作が行われていないときは”
Ｌ”を示す。次いで、Ａ−Ｄ開始・終了ビット１７が”
Ｌ”にセットされたことが確認されると上記電源スイッ
チＯＮ−ＯＦＦ制御ビット１８がソフトウェアにより”
Ｌ”にセットされ電源スイッチ１５がＯＦＦ状態にな
る。ここで、Ａ−Ｄ変換開始・終了ビット１７と電源ス
イッチＯＮ−ＯＦＦ制御ビット１８は同一レジスタの異
なるビットである。Ａ−Ｄ変換の結果はＡ−Ｄ変換開始
・終了ビット１７がセットされた後、逐次比較レジスタ
１２の内容を読み出すことにより確認できる。
【０００４】
【発明が解決しようとする課題】従来の逐次比較形ＡＤ
変換器６を有したマイクロコンピュータ１は以上のよう
に構成されているので、Ａ−Ｄ変換動作が終了し、Ａ−
Ｄ変換開始・終了ビット１７が”Ｌ”にセットされてか
ら、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフト
ウェアで”Ｌ”にセットされラダー抵抗１３の電源スイ
ッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換動
作に無関係な電力がラダー抵抗１３で消費されていると
いう問題点があった。
変換器６を有したマイクロコンピュータ１は以上のよう
に構成されているので、Ａ−Ｄ変換動作が終了し、Ａ−
Ｄ変換開始・終了ビット１７が”Ｌ”にセットされてか
ら、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフト
ウェアで”Ｌ”にセットされラダー抵抗１３の電源スイ
ッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換動
作に無関係な電力がラダー抵抗１３で消費されていると
いう問題点があった。
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、上記のようなＡ−Ｄ変換動作に無
関係な消費電力を削除できる逐次比較形Ａ−Ｄ変換器６
を有したマイクロコンピュータ１を得ることを目的とす
る。
めになされたもので、上記のようなＡ−Ｄ変換動作に無
関係な消費電力を削除できる逐次比較形Ａ−Ｄ変換器６
を有したマイクロコンピュータ１を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】本発明に係る逐次比較形
Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュ
ータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記
電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、ＡＤ制
御レジスタ１６の１個の共通のビットより構成する。
Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュ
ータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記
電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、ＡＤ制
御レジスタ１６の１個の共通のビットより構成する。
【０００７】
【作用】本発明に係る逐次比較形Ａ−Ｄ変換器６を有し
た集積回路は、ＡＤ制御レジスタ１６の１個の共通のビ
ットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電源
スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、この
１個の共通のビットが”Ｌ”にセットされるのと同時に
上記電源スイッチ１５をＯＦＦする上記制御信号２０が
出力される。
た集積回路は、ＡＤ制御レジスタ１６の１個の共通のビ
ットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電源
スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、この
１個の共通のビットが”Ｌ”にセットされるのと同時に
上記電源スイッチ１５をＯＦＦする上記制御信号２０が
出力される。
【０００８】
【実施例】本発明に係る逐次比較形Ａ−Ｄ変換器６を有
した集積回路としてのマイクロコンピュータ１の一実施
例を図１に示す。図３と同じものは同一の符号を付して
説明を省略する。図中、２５はＡ−Ｄ制御レジスタ１６
における例えば最下位ビットで、Ａ−Ｄ変換開始・終了
ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット
１８を１個で構成し、電源スイッチＯＮ−ＯＦＦ制御信
号２６を出力する。
した集積回路としてのマイクロコンピュータ１の一実施
例を図１に示す。図３と同じものは同一の符号を付して
説明を省略する。図中、２５はＡ−Ｄ制御レジスタ１６
における例えば最下位ビットで、Ａ−Ｄ変換開始・終了
ビット１７と上記電源スイッチＯＮ−ＯＦＦ制御ビット
１８を１個で構成し、電源スイッチＯＮ−ＯＦＦ制御信
号２６を出力する。
【０００９】次に動作について説明する。Ａ−Ｄ変換動
作は外部端子１０からＡ−Ｄ変換開始信号１９を入力し
Ａ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット
１７を”Ｈ”にセットすることにより開始する。Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御
ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４を
コンパレータ１１に供給することが許可される。Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較
動作がコンパレータ１１で行われ、その出力を逐次比較
レジスタ１２に逐次格納し、その時の逐次比較レジスタ
１２の出力データによってラダー抵抗１３の分圧比を決
定し、上記分圧電圧出力手段１４を制御して次の比較動
作を行うためにコンパレータ１１へ比較電圧２４を与え
るという動作を逐次比較レジスタ１２が全ビット確定さ
れるまで最上位ビットから１ビットずつ順にハ−ドウェ
アですべて自動的に行われる。次いで，逐次比較レジス
タ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアによ
り”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終
了割り込み２２を送信する。ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット
１８は互いに同一レジスタの同一ビットつまり上記ＡＤ
制御レジスタ１６の例えば最下位ビット２５唯１個から
構成され、この最下位ビット２５が”Ｌ”にセットされ
るのと同期して、電源スイッチ１５をＯＦＦする制御信
号２６が出力し、電源スイッチ１５がＯＦＦ状態にな
り、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費
されない。
作は外部端子１０からＡ−Ｄ変換開始信号１９を入力し
Ａ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット
１７を”Ｈ”にセットすることにより開始する。Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御
ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４を
コンパレータ１１に供給することが許可される。Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較
動作がコンパレータ１１で行われ、その出力を逐次比較
レジスタ１２に逐次格納し、その時の逐次比較レジスタ
１２の出力データによってラダー抵抗１３の分圧比を決
定し、上記分圧電圧出力手段１４を制御して次の比較動
作を行うためにコンパレータ１１へ比較電圧２４を与え
るという動作を逐次比較レジスタ１２が全ビット確定さ
れるまで最上位ビットから１ビットずつ順にハ−ドウェ
アですべて自動的に行われる。次いで，逐次比較レジス
タ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアによ
り”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終
了割り込み２２を送信する。ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット
１８は互いに同一レジスタの同一ビットつまり上記ＡＤ
制御レジスタ１６の例えば最下位ビット２５唯１個から
構成され、この最下位ビット２５が”Ｌ”にセットされ
るのと同期して、電源スイッチ１５をＯＦＦする制御信
号２６が出力し、電源スイッチ１５がＯＦＦ状態にな
り、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費
されない。
【００１０】なお、上記実施例ではラダー抵抗１３と外
部端子９の間にスイッチ１５を設けたものを示したが、
代わりに図２に示す本発明の他の実施例のようにラダー
抵抗１３と基準電圧入力端子８との間にスイッチ１５を
設けても良い。
部端子９の間にスイッチ１５を設けたものを示したが、
代わりに図２に示す本発明の他の実施例のようにラダー
抵抗１３と基準電圧入力端子８との間にスイッチ１５を
設けても良い。
【００１１】
【発明の効果】本発明によれば、上記Ａ−Ｄ変換開始・
終了ビットと電源スイッチＯＮ−ＯＦＦ制御ビットと
を、Ａ−Ｄ制御レジスタの１個の共通のビットより構成
したので、Ａ−Ｄ変換動作時のみラダー抵抗に電流が流
れるようになり、Ａ−Ｄ変換動作完了後に動作と無関係
な電力が消費されず、従来の逐次比較形のＡ−Ｄ変換器
を有した集積回路よりも低消費電力化が図れる。
終了ビットと電源スイッチＯＮ−ＯＦＦ制御ビットと
を、Ａ−Ｄ制御レジスタの１個の共通のビットより構成
したので、Ａ−Ｄ変換動作時のみラダー抵抗に電流が流
れるようになり、Ａ−Ｄ変換動作完了後に動作と無関係
な電力が消費されず、従来の逐次比較形のＡ−Ｄ変換器
を有した集積回路よりも低消費電力化が図れる。
【図１】本発明に係る逐次比較形Ａ−Ｄ変換器を有した
集積回路としてのマイクロコンピュータ１の一実施例を
示すブロック図である。
集積回路としてのマイクロコンピュータ１の一実施例を
示すブロック図である。
【図２】本発明に係る逐次比較形Ａ−Ｄ変換器を有した
集積回路としてのマイクロコンピュータ１の他の実施例
を示すブロック図である。
集積回路としてのマイクロコンピュータ１の他の実施例
を示すブロック図である。
【図３】従来の逐次比較形Ａ−Ｄ変換器を有した集積回
路としてのマイクロコンピュータ１の一例を示すブロッ
ク図である。
路としてのマイクロコンピュータ１の一例を示すブロッ
ク図である。
１１ コンパレータ １２ 逐次比較レジスタ １３ ラダー抵抗 １４ 分圧電圧出力手段 １４ａ スイッチング素子 １５ 電源スイッチ １６ Ａ−Ｄ制御レジスタ １７ Ａ−Ｄ変換開始・終了ビット １８ 電源スイッチＯＮ−ＯＦＦ制御ビット １９ Ａ−Ｄ変換開始信号 ２０，２６ 電源スイッチＯＮ−ＯＦＦ制御信号 ２１ アナログ入力 ２４ 分圧電圧 ２５ Ａ−Ｄ変換開始・終了ビットと電源スイッチＯＮ
−ＯＦＦ制御ビットを１個で構成するビット
−ＯＦＦ制御ビットを１個で構成するビット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】従来の逐次比較形Ａ−
Ｄ変換器６を有したマイクロコンピュータ１は以上のよ
うに構成されているので、Ａ−Ｄ変換動作が終了し、Ａ
−Ｄ変換開始・終了ビット１７が”Ｌ”にセットされて
から、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフ
トウェアで”Ｌ”にセットされラダー抵抗１３の電源ス
イッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換
動作に無関係な電力がラダー抵抗１３で消費されている
という問題点があった。
Ｄ変換器６を有したマイクロコンピュータ１は以上のよ
うに構成されているので、Ａ−Ｄ変換動作が終了し、Ａ
−Ｄ変換開始・終了ビット１７が”Ｌ”にセットされて
から、電源スイッチＯＮ−ＯＦＦ制御ビット１８がソフ
トウェアで”Ｌ”にセットされラダー抵抗１３の電源ス
イッチ８がＯＦＦするまでの期間において、Ａ−Ｄ変換
動作に無関係な電力がラダー抵抗１３で消費されている
という問題点があった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明に係る逐次比較形
Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュ
ータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記
電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、Ａ−Ｄ
制御レジスタ１６の１個の共通のビットより構成する。
Ａ−Ｄ変換器６を内蔵した集積回路（マイクロコンピュ
ータ１）は上記Ａ−Ｄ変換開始・終了ビット１７と上記
電源スイッチＯＮ−ＯＦＦ制御ビット１８とを、Ａ−Ｄ
制御レジスタ１６の１個の共通のビットより構成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【作用】本発明に係る逐次比較形Ａ−Ｄ変換器６を有し
た集積回路は、Ａ−Ｄ制御レジスタ１６の１個の共通の
ビットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電
源スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、こ
の１個の共通のビットが”Ｌ”にセットされるのと同時
に上記電源スイッチ１５をＯＦＦする上記制御信号２０
が出力される。
た集積回路は、Ａ−Ｄ制御レジスタ１６の１個の共通の
ビットで上記Ａ−Ｄ変換開始・終了ビット１７と上記電
源スイッチＯＮ−ＯＦＦ制御ビット１８を構成して、こ
の１個の共通のビットが”Ｌ”にセットされるのと同時
に上記電源スイッチ１５をＯＦＦする上記制御信号２０
が出力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】次に動作について説明する。Ａ−Ｄ変換動
作は外部端子１０からＡ−Ｄ変換開始信号１９を入力し
Ａ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット
１７を”Ｈ”にセットすることにより開始する。Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御
ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４を
コンパレータ１１に供給することが許可される。Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較
動作がコンパレータ１１で行われ、その出力を逐次比較
レジスタ１２に逐次格納し、その時の逐次比較レジスタ
１２の出力データによってラダー抵抗１３の分圧比を決
定し、上記分圧電圧出力手段１４を制御して次の比較動
作を行うためにコンパレータ１１へ比較電圧２４を与え
るという動作を逐次比較レジスタ１２が全ビット確定さ
れるまで最上位ビットから１ビットずつ順にハ−ドウェ
アですべて自動的に行われる。次いで，逐次比較レジス
タ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアによ
り”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終
了割り込み２２を送信する。ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット
１８は互いに同一レジスタの同一ビットつまり上記Ａ−
Ｄ制御レジスタ１６の例えば最下位ビット２５唯１個か
ら構成され、この最下位ビット２５が”Ｌ”にセットさ
れるのと同期して、電源スイッチ１５をＯＦＦする制御
信号２６が出力し、電源スイッチ１５がＯＦＦ状態にな
り、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費
されない。
作は外部端子１０からＡ−Ｄ変換開始信号１９を入力し
Ａ−Ｄ制御レジスタ１６のＡ−Ｄ変換開始・終了ビット
１７を”Ｈ”にセットすることにより開始する。Ａ−Ｄ
変換動作の開始とともに電源スイッチＯＮ−ＯＦＦ制御
ビット２５が”Ｈ”にセットされ電源スイッチ１５がＯ
Ｎ状態になり逐次比較動作を行うための分圧電圧２４を
コンパレータ１１に供給することが許可される。Ａ−Ｄ
変換動作は外部端子７から与えられるアナログ入力２１
とラダー抵抗１３により分圧された基準電圧２３の比較
動作がコンパレータ１１で行われ、その出力を逐次比較
レジスタ１２に逐次格納し、その時の逐次比較レジスタ
１２の出力データによってラダー抵抗１３の分圧比を決
定し、上記分圧電圧出力手段１４を制御して次の比較動
作を行うためにコンパレータ１１へ比較電圧２４を与え
るという動作を逐次比較レジスタ１２が全ビット確定さ
れるまで最上位ビットから１ビットずつ順にハ−ドウェ
アですべて自動的に行われる。次いで，逐次比較レジス
タ１２の全ビットが確定するとＡ−Ｄ制御レジスタ１６
のＡ−Ｄ変換開始・終了ビット１７がハ−ドウェアによ
り”Ｌ”にセットされ、同時にＣＰＵ２へＡ−Ｄ変換終
了割り込み２２を送信する。ここで、Ａ−Ｄ変換開始・
終了ビット１７と電源スイッチＯＮ−ＯＦＦ制御ビット
１８は互いに同一レジスタの同一ビットつまり上記Ａ−
Ｄ制御レジスタ１６の例えば最下位ビット２５唯１個か
ら構成され、この最下位ビット２５が”Ｌ”にセットさ
れるのと同期して、電源スイッチ１５をＯＦＦする制御
信号２６が出力し、電源スイッチ１５がＯＦＦ状態にな
り、上記ラダー抵抗１３に電流は流れなくなるので、Ａ
−Ｄ変換動作完了後にラダー抵抗７で無駄な電力は消費
されない。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (1)
- 【特許請求の範囲】 【請求項１】 直列接続された複数の抵抗より成るラダ
ー抵抗と、このラダー抵抗の電源スイッチと、上記ラダ
ー抵抗の各抵抗の両端を開閉する複数のスイッチング素
子より成り、所定の大きさの分圧電圧を出力する分圧電
圧出力手段と、この分圧電圧出力手段の出力が外部から
入力されるアナログ入力に一致するように比較するコン
パレータと、このコンパレータの出力にもとづき上記分
圧電圧出力手段を制御する逐次比較レジスタと、外部か
らのＡ−Ｄ変換開始信号にもとづき設定され、Ａ−Ｄ変
換の開始・終了命令を与えるＡ−Ｄ変換開始・終了ビッ
トと上記電源スイッチのオン・オフ命令を与えるＯＮ−
ＯＦＦ制御ビットとを有するＡ−Ｄ制御レジスタとを備
えた集積回路において、上記Ａ−Ｄ変換開始・終了ビッ
トとＯＮ−ＯＦＦ制御ビットとを、Ａ−Ｄ制御レジスタ
の１個の共通のビットにより構成したことを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18199391A JPH057157A (ja) | 1991-06-26 | 1991-06-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18199391A JPH057157A (ja) | 1991-06-26 | 1991-06-26 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057157A true JPH057157A (ja) | 1993-01-14 |
Family
ID=16110452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18199391A Pending JPH057157A (ja) | 1991-06-26 | 1991-06-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057157A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ａｄ変換回路及びマイクロコントローラ |
| JP2011078145A (ja) * | 2011-01-20 | 2011-04-14 | Panasonic Corp | 逐次比較型ａ／ｄコンバータ |
| JP2011081517A (ja) * | 2009-10-05 | 2011-04-21 | Toppan Printing Co Ltd | バンドギャップリファレンス回路及びこれを備えるａｄコンバータ、並びに、バンドギャップリファレンス回路の調整方法 |
| CN102838876A (zh) * | 2012-09-27 | 2012-12-26 | 南通东南公路工程有限公司 | 一种路桥用环氧沥青组合料及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103226A (ja) * | 1981-12-15 | 1983-06-20 | Nec Corp | 抵抗ストリング型荷重回路 |
| JPS615626A (ja) * | 1984-06-20 | 1986-01-11 | Nec Corp | 半導体集積回路 |
| JPH0322623A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | Ａ／ｄコンバータ回路 |
-
1991
- 1991-06-26 JP JP18199391A patent/JPH057157A/ja active Pending
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