JPH0744090A - マルチcpuシステム - Google Patents
マルチcpuシステムInfo
- Publication number
- JPH0744090A JPH0744090A JP18529193A JP18529193A JPH0744090A JP H0744090 A JPH0744090 A JP H0744090A JP 18529193 A JP18529193 A JP 18529193A JP 18529193 A JP18529193 A JP 18529193A JP H0744090 A JPH0744090 A JP H0744090A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- pid control
- program
- sequence
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】PID制御のサンプリングタイムがシーケンス
プログラムのスキャンタイムに影響されずに正確なPI
D制御のアルゴリズムを実行でき、しかもプログラムの
メンテナンスが容易なマルチCPUシステムを提供する
にある。 【構成】PID制御用CPU20はシーケンス制御用C
PUユニット10に対して独立して設けられ、A/Dユ
ニット30、D/Aユニット40、シーケンス制御用C
PUユニット10に対して共通のバス50で結合してあ
る。 【効果】PID制御におけるデータのサンプリングが、
シーケンス制御のプログラムのスキャンタイムの影響を
受けることがなく、そのため正確なPID制御のアルゴ
リズムを実行することができ、更にPID制御のプログ
ラムと、シーケンスプログラムとが混在しないため、プ
ログラムのメンテナンスが容易となる。
プログラムのスキャンタイムに影響されずに正確なPI
D制御のアルゴリズムを実行でき、しかもプログラムの
メンテナンスが容易なマルチCPUシステムを提供する
にある。 【構成】PID制御用CPU20はシーケンス制御用C
PUユニット10に対して独立して設けられ、A/Dユ
ニット30、D/Aユニット40、シーケンス制御用C
PUユニット10に対して共通のバス50で結合してあ
る。 【効果】PID制御におけるデータのサンプリングが、
シーケンス制御のプログラムのスキャンタイムの影響を
受けることがなく、そのため正確なPID制御のアルゴ
リズムを実行することができ、更にPID制御のプログ
ラムと、シーケンスプログラムとが混在しないため、プ
ログラムのメンテナンスが容易となる。
Description
【0001】
【産業上の利用分野】本発明は、PID制御を行うため
のマルチCPUシステムに関するものである。
のマルチCPUシステムに関するものである。
【0002】
【従来の技術】従来シーケンス制御を行うシステムには
図9に示すようにCPUユニット1と、A/Dユニット
2と、D/Aユニット3と、電源ユニット4とで構成さ
れたプログラマブルコントローラがあるが、このプログ
ラマブルコントローラはCPUユニット1においてシー
ケンス制御を行うプログラムP1 と、PID制御を行う
プログラムP2 とを図10に示すように共存させて、シ
ーケンス制御とPID制御とを実行していた。
図9に示すようにCPUユニット1と、A/Dユニット
2と、D/Aユニット3と、電源ユニット4とで構成さ
れたプログラマブルコントローラがあるが、このプログ
ラマブルコントローラはCPUユニット1においてシー
ケンス制御を行うプログラムP1 と、PID制御を行う
プログラムP2 とを図10に示すように共存させて、シ
ーケンス制御とPID制御とを実行していた。
【0003】図10に示すPID制御のプログラムP2
を実行すると次のような処理が為される。つまりセンサ
からの入力をA/Dユニット2にてデジタル値に変換し
た後、A/Dユニット2内の2ポートの共有メモリαの
特定番地に格納し、命令(F150 α,DT0)の実
行により2ポートの共有メモリα番地の内容をCPUユ
ニット1のDT0エリアに転送し、次の命令(F15
4)でDT0エリアの内容を入力としてPID制御を実
行し、その結果をDT1のエリアに格納し、更に命令
(F151 DT1,β)の実行によりDT1のエリア
の内容をD/Aユニット3の2ポートの共有メモリβに
格納し、その後メモリβのデジタル値をD/A変換し
て、アナログ値として出力する、という一連の命令実行
処理が為される。
を実行すると次のような処理が為される。つまりセンサ
からの入力をA/Dユニット2にてデジタル値に変換し
た後、A/Dユニット2内の2ポートの共有メモリαの
特定番地に格納し、命令(F150 α,DT0)の実
行により2ポートの共有メモリα番地の内容をCPUユ
ニット1のDT0エリアに転送し、次の命令(F15
4)でDT0エリアの内容を入力としてPID制御を実
行し、その結果をDT1のエリアに格納し、更に命令
(F151 DT1,β)の実行によりDT1のエリア
の内容をD/Aユニット3の2ポートの共有メモリβに
格納し、その後メモリβのデジタル値をD/A変換し
て、アナログ値として出力する、という一連の命令実行
処理が為される。
【0004】
【発明が解決しようとする課題】ところでPID制御に
は正確な時間でデータをサンプリングしてPID制御の
アルゴリズムを実行することが必要であるが、上記のよ
うなシーケンス制御を行うプログラムP1 と、PID制
御を行うプログラムP2 とを共存させる従来例の構成で
は、図11(a)に示すサンプリングタイムt1 がシー
ケンスプログラムP1 の図11(b)に示すスキャンタ
イムに影響され、PID制御のプログラム実行がt
2 (>t1 )の間隔で為される。そのためサンプリング
を行う時間を間引くことになり、正確なPID制御のア
ルゴリズムを実行できないという問題があった。
は正確な時間でデータをサンプリングしてPID制御の
アルゴリズムを実行することが必要であるが、上記のよ
うなシーケンス制御を行うプログラムP1 と、PID制
御を行うプログラムP2 とを共存させる従来例の構成で
は、図11(a)に示すサンプリングタイムt1 がシー
ケンスプログラムP1 の図11(b)に示すスキャンタ
イムに影響され、PID制御のプログラム実行がt
2 (>t1 )の間隔で為される。そのためサンプリング
を行う時間を間引くことになり、正確なPID制御のア
ルゴリズムを実行できないという問題があった。
【0005】しかもシーケンス制御を行うプログラムP
1 と、PID制御を行うプログラムP2 とを共存させる
ため、プログラムのメンテナンスがしにくいという問題
があった。本発明は、上述の問題点に鑑みて為されたも
ので、その目的とするところはPID制御のサンプリン
グタイムがシーケンスプログラムのスキャンタイムに影
響されずに正確なPID制御のアルゴリズムを実行で
き、しかもプログラムのメンテナンスが容易なマルチC
PUシステムを提供するにある。
1 と、PID制御を行うプログラムP2 とを共存させる
ため、プログラムのメンテナンスがしにくいという問題
があった。本発明は、上述の問題点に鑑みて為されたも
ので、その目的とするところはPID制御のサンプリン
グタイムがシーケンスプログラムのスキャンタイムに影
響されずに正確なPID制御のアルゴリズムを実行で
き、しかもプログラムのメンテナンスが容易なマルチC
PUシステムを提供するにある。
【0006】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、シーケンス制御用CPUユニット
と、PID制御用CPUユニットとを同一バスで結合
し、PID制御用CPUユニットはPID制御を実行す
るプログラムを有し、外部との入出力を同一バス上のA
/Dユニットと、D/Aユニットとで行うことを特徴と
するものである。
を達成するために、シーケンス制御用CPUユニット
と、PID制御用CPUユニットとを同一バスで結合
し、PID制御用CPUユニットはPID制御を実行す
るプログラムを有し、外部との入出力を同一バス上のA
/Dユニットと、D/Aユニットとで行うことを特徴と
するものである。
【0007】
【作用】本発明によれば、シーケンス制御用CPUユニ
ットと、PID制御用CPUユニットが独立してそれぞ
れシーケンス制御のプログラムと、PID制御のプログ
ラムとを実行することができるため、PID制御におけ
るデータのサンプリングが、シーケンス制御のプログラ
ムのスキャンタイムの影響を受けることがなく、そのた
め正確なPID制御のアルゴリズムを実行することがで
きる。
ットと、PID制御用CPUユニットが独立してそれぞ
れシーケンス制御のプログラムと、PID制御のプログ
ラムとを実行することができるため、PID制御におけ
るデータのサンプリングが、シーケンス制御のプログラ
ムのスキャンタイムの影響を受けることがなく、そのた
め正確なPID制御のアルゴリズムを実行することがで
きる。
【0008】またPID制御のプログラムと、シーケン
ス制御のプログラムとが混在しないため、プログラムの
メンテナンスが容易となる。更にA/Dユニット,D/
Aユニットの数をループ数分設けるだけで、一つのPI
D制御用CPUユニットでマルチループPIDの構成が
可能となる。
ス制御のプログラムとが混在しないため、プログラムの
メンテナンスが容易となる。更にA/Dユニット,D/
Aユニットの数をループ数分設けるだけで、一つのPI
D制御用CPUユニットでマルチループPIDの構成が
可能となる。
【0009】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図1(a)は本発明の一実施例のシステム構成を
示しており、シーケンス制御用CPUユニット10と、
PID制御用CPU20と、A/Dユニット30と、D
/Aユニット40と、電源ユニット60とから構成さ
れ、図1(b)に示すようにユニット10乃至40は共
通のバス50で結合して、I/Oアドレスがデコーダ5
1によりデコードされることにより、それぞれユニット
20、30、40がバス50に対して結合されるように
なっている。
する。図1(a)は本発明の一実施例のシステム構成を
示しており、シーケンス制御用CPUユニット10と、
PID制御用CPU20と、A/Dユニット30と、D
/Aユニット40と、電源ユニット60とから構成さ
れ、図1(b)に示すようにユニット10乃至40は共
通のバス50で結合して、I/Oアドレスがデコーダ5
1によりデコードされることにより、それぞれユニット
20、30、40がバス50に対して結合されるように
なっている。
【0010】CPUユニット10は図2に示すように、
ユニット全体の制御を行うCPU11と、ユーザの記述
したシーケンス制御のプログラムP1 の内容に基づいて
シーケンス制御をするシーケンスプロセッサ12と、フ
ァームウェアを格納したROM13と、システムで使用
するメモリとユーザ用シーケンス制御のプログラムを格
納するメモリとを構成するRAM14と、周辺機器との
間で通信I/F16を通じてシリアル通信を行うための
通信コントーラ15と、内部アドレス/データバス17
をバス50を通じて他のユニット20,30,40に接
続するためのI/OバスI/F18とで構成される。
ユニット全体の制御を行うCPU11と、ユーザの記述
したシーケンス制御のプログラムP1 の内容に基づいて
シーケンス制御をするシーケンスプロセッサ12と、フ
ァームウェアを格納したROM13と、システムで使用
するメモリとユーザ用シーケンス制御のプログラムを格
納するメモリとを構成するRAM14と、周辺機器との
間で通信I/F16を通じてシリアル通信を行うための
通信コントーラ15と、内部アドレス/データバス17
をバス50を通じて他のユニット20,30,40に接
続するためのI/OバスI/F18とで構成される。
【0011】またPID制御用CPUユニット20は、
図3に示すようにユニット全体の制御を行うCPU21
と、ファームウェアを格納したROM22と、プログラ
ミング機器(PID制御用プログラムを入力する装置)
との間で通信I/F27を通じてシリアル通信を行うた
めの通信コントローラ24と、他のユニット10、3
0、40との間でI/OバスI/F23とバス50とを
通じてデータの授受を行うための2ポートの共有メモリ
25と、CPU21のワークに使うメモリとPID制御
用プログラムを格納するためのメモリを構成するRAM
26と、内部アドレス/データバス28とからなる。
図3に示すようにユニット全体の制御を行うCPU21
と、ファームウェアを格納したROM22と、プログラ
ミング機器(PID制御用プログラムを入力する装置)
との間で通信I/F27を通じてシリアル通信を行うた
めの通信コントローラ24と、他のユニット10、3
0、40との間でI/OバスI/F23とバス50とを
通じてデータの授受を行うための2ポートの共有メモリ
25と、CPU21のワークに使うメモリとPID制御
用プログラムを格納するためのメモリを構成するRAM
26と、内部アドレス/データバス28とからなる。
【0012】A/Dユニット30は、図4に示すように
ユニット全体の制御を行うCPU31と、ファームウェ
アを格納したROM32と、CPUユニット10、20
との間でI/OバスI/F33とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ34と、
CPU31のワーク等に使うメモリを構成するRAM3
5と、多チャンネルのアナログを選択するマルチプレク
サ36と、このマルチプレクサ36で選択されたアナロ
グ入力をデジタル値に変換するA/D変換器37と、内
部アドレス/データバス38とからなり、A/D変換し
たデジタル値を共有メモリ34の定められたアドレスに
格納するようになっている。尚A/D変換器37と内部
アドレス/データバス38との間はフォトプラ等で絶縁
してある。
ユニット全体の制御を行うCPU31と、ファームウェ
アを格納したROM32と、CPUユニット10、20
との間でI/OバスI/F33とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ34と、
CPU31のワーク等に使うメモリを構成するRAM3
5と、多チャンネルのアナログを選択するマルチプレク
サ36と、このマルチプレクサ36で選択されたアナロ
グ入力をデジタル値に変換するA/D変換器37と、内
部アドレス/データバス38とからなり、A/D変換し
たデジタル値を共有メモリ34の定められたアドレスに
格納するようになっている。尚A/D変換器37と内部
アドレス/データバス38との間はフォトプラ等で絶縁
してある。
【0013】D/Aユニット40は、図5に示すように
ユニット全体の制御を行うCPU41と、ファームウェ
アを格納したROM42と、CPUユニット10、20
との間でI/OバスI/F43とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ44と、
CPU41のワーク等に使うメモリを構成するRAM4
5と、共有メモリ44にセットされたデジタル値をアナ
ログ値に変換するD/A変換器46と、このD/A変換
された例えば電圧信号からなるアナログ信号を電流信号
に変換して外部へ出力する信号処理部47と、内部アド
レス/データバス48とで構成される。尚D/A変換器
46と内部アドレス/データバス48との間はフォトカ
プラで絶縁してある。
ユニット全体の制御を行うCPU41と、ファームウェ
アを格納したROM42と、CPUユニット10、20
との間でI/OバスI/F43とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ44と、
CPU41のワーク等に使うメモリを構成するRAM4
5と、共有メモリ44にセットされたデジタル値をアナ
ログ値に変換するD/A変換器46と、このD/A変換
された例えば電圧信号からなるアナログ信号を電流信号
に変換して外部へ出力する信号処理部47と、内部アド
レス/データバス48とで構成される。尚D/A変換器
46と内部アドレス/データバス48との間はフォトカ
プラで絶縁してある。
【0014】而して本発明システムでは図6に示すよう
にシーケンス制御のプログラムP1と、PID制御のプ
ログラムP2 をCPUユニット10、20に於いて夫々
記述し独立実行するのである。PID制御のプログラム
P2 は従来例で説明したものと同じであるからこの実行
についての説明は省略する。かようにしてPID制御の
プログラムP2 をPID制御用CPUユニット20によ
り独立実行するため、シーケンス制御用CPUユニット
10のシーケンス制御のプログラムP1 のスキャンタイ
ムに影響されることなく、正確なサンプリングが行える
ことになる。
にシーケンス制御のプログラムP1と、PID制御のプ
ログラムP2 をCPUユニット10、20に於いて夫々
記述し独立実行するのである。PID制御のプログラム
P2 は従来例で説明したものと同じであるからこの実行
についての説明は省略する。かようにしてPID制御の
プログラムP2 をPID制御用CPUユニット20によ
り独立実行するため、シーケンス制御用CPUユニット
10のシーケンス制御のプログラムP1 のスキャンタイ
ムに影響されることなく、正確なサンプリングが行える
ことになる。
【0015】尚図7に示すようにA/D変換,D/A変
換がループ数あれば一つのPID制御用ユニット20
で、マルチループのPID制御が図8に示すように可能
となる。
換がループ数あれば一つのPID制御用ユニット20
で、マルチループのPID制御が図8に示すように可能
となる。
【0016】
【発明の効果】本発明は、シーケンス制御用CPUユニ
ットと、PID制御用CPUユニットとを同一バスで結
合し、PID制御用CPUユニットはPID制御を実行
するプログラムを有し、外部との入出力を同一バス上の
A/Dユニットと、D/Aユニットとで行うものである
から、シーケンス制御用CPUユニットとPID制御用
CPUユニットとが独立してそれぞれシーケンス制御の
プログラムと、PID制御のプログラムとを実行するこ
とができるため、PID制御におけるデータのサンプリ
ングが、シーケンス制御のプログラムのスキャンタイム
の影響を受けることがなく、そのため正確なPID制御
のアルゴリズムを実行することができ、更にPID制御
のプログラムと、シーケンス制御のプログラムとが混在
しないため、プログラムのメンテナンスが容易となり、
またA/D変換及びD/A変換の数をループ数設けるだ
けで、一つのPID制御用CPUユニットによりマルチ
ループのPID制御を実現することが可能となり、更に
いずれか一方のCPUユニットがダウンしても他方のC
PUユニットの動作には影響を与えることがないという
効果がある。
ットと、PID制御用CPUユニットとを同一バスで結
合し、PID制御用CPUユニットはPID制御を実行
するプログラムを有し、外部との入出力を同一バス上の
A/Dユニットと、D/Aユニットとで行うものである
から、シーケンス制御用CPUユニットとPID制御用
CPUユニットとが独立してそれぞれシーケンス制御の
プログラムと、PID制御のプログラムとを実行するこ
とができるため、PID制御におけるデータのサンプリ
ングが、シーケンス制御のプログラムのスキャンタイム
の影響を受けることがなく、そのため正確なPID制御
のアルゴリズムを実行することができ、更にPID制御
のプログラムと、シーケンス制御のプログラムとが混在
しないため、プログラムのメンテナンスが容易となり、
またA/D変換及びD/A変換の数をループ数設けるだ
けで、一つのPID制御用CPUユニットによりマルチ
ループのPID制御を実現することが可能となり、更に
いずれか一方のCPUユニットがダウンしても他方のC
PUユニットの動作には影響を与えることがないという
効果がある。
【図1】(a)は本発明の一実施例の全体構成図であ
る。(b)は同上のバス結合構成図である。
る。(b)は同上のバス結合構成図である。
【図2】同上のシーケンス制御用のCPUユニットの構
成図である。
成図である。
【図3】同上のPID制御用のCPUユニットの構成図
である。
である。
【図4】同上のA/Dユニットの構成図である。
【図5】同上のD/Aユニットの構成図である。
【図6】同上のシーケンス制御用プログラムとPID制
御用のプログラムの例図である。
御用のプログラムの例図である。
【図7】同上のマルチループ構成のシステム構成図であ
る。
る。
【図8】同上のマルチループ構成のプログラム例図であ
る。
る。
【図9】従来例の全体構成図である。
【図10】同上のシーケンス制御用プログラムとPID
制御用のプログラムの例図である。
制御用のプログラムの例図である。
【図11】同上のPID制御のサインプリグタイムと、
シーケンス制御のスキャンタイムとの関係説明図であ
る。
シーケンス制御のスキャンタイムとの関係説明図であ
る。
10 シーケンス制御用CPUユニット 20 PID制御用CPUユニット 30 A/Dユニット 40 D/Aユニット 50 バス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年5月16日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】A/Dユニット30は、図4に示すように
ユニット全体の制御を行うCPU31と、ファームウェ
アを格納したROM32と、CPUユニット10、20
との間でI/OバスI/F33とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ34と、
CPU31のワーク等に使うメモリを構成するRAM3
5と、多チャンネルのアナログを選択するマルチプレク
サ36と、このマルチプレクサ36で選択されたアナロ
グ入力をデジタル値に変換するA/D変換器37と、内
部アドレス/データバス38とからなり、A/D変換し
たデジタル値を共有メモリ34の定められたアドレスに
格納するようになっている。尚A/D変換器37と内部
アドレス/データバス38との間はフォトカプラ等で絶
縁してある。
ユニット全体の制御を行うCPU31と、ファームウェ
アを格納したROM32と、CPUユニット10、20
との間でI/OバスI/F33とバス50とを通じてデ
ータの授受を行うための2ポートの共有メモリ34と、
CPU31のワーク等に使うメモリを構成するRAM3
5と、多チャンネルのアナログを選択するマルチプレク
サ36と、このマルチプレクサ36で選択されたアナロ
グ入力をデジタル値に変換するA/D変換器37と、内
部アドレス/データバス38とからなり、A/D変換し
たデジタル値を共有メモリ34の定められたアドレスに
格納するようになっている。尚A/D変換器37と内部
アドレス/データバス38との間はフォトカプラ等で絶
縁してある。
Claims (1)
- 【請求項1】シーケンス制御用CPUユニットと、PI
D制御用CPUユニットとを同一バスで結合し、PID
制御用CPUユニットはPID制御を実行するプログラ
ムを有し、外部との入出力を同一バス上のA/Dユニッ
トと、D/Aユニットとで行うことを特徴とするマルチ
CPUシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18529193A JPH0744090A (ja) | 1993-07-27 | 1993-07-27 | マルチcpuシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18529193A JPH0744090A (ja) | 1993-07-27 | 1993-07-27 | マルチcpuシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0744090A true JPH0744090A (ja) | 1995-02-14 |
Family
ID=16168291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18529193A Pending JPH0744090A (ja) | 1993-07-27 | 1993-07-27 | マルチcpuシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744090A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064284A (ja) * | 2007-09-07 | 2009-03-26 | Yokogawa Electric Corp | デジタル指示調節計 |
WO2010109584A1 (ja) * | 2009-03-23 | 2010-09-30 | 三菱電機株式会社 | A/d変換装置およびプログラマブルコントローラシステム |
CN105431789A (zh) * | 2014-07-14 | 2016-03-23 | 三菱电机株式会社 | Plc系统及运算式数据创建辅助装置 |
US9869988B2 (en) | 2014-03-07 | 2018-01-16 | Mitsubishi Electric Corporation | Programmable controller system for performing analog-to-digital conversion based on an adjustable conversion characteristic table |
US10088812B2 (en) | 2014-04-25 | 2018-10-02 | Mitsubishi Electric Corporation | Function unit, analog input unit, and programmable controller system |
-
1993
- 1993-07-27 JP JP18529193A patent/JPH0744090A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009064284A (ja) * | 2007-09-07 | 2009-03-26 | Yokogawa Electric Corp | デジタル指示調節計 |
US8135480B2 (en) | 2007-09-07 | 2012-03-13 | Yokogawa Electronic Corporation | Digital indicating controller |
WO2010109584A1 (ja) * | 2009-03-23 | 2010-09-30 | 三菱電機株式会社 | A/d変換装置およびプログラマブルコントローラシステム |
CN102362232A (zh) * | 2009-03-23 | 2012-02-22 | 三菱电机株式会社 | A/d变换装置以及可编程控制器系统 |
JP5122000B2 (ja) * | 2009-03-23 | 2013-01-16 | 三菱電機株式会社 | A/d変換装置およびプログラマブルコントローラシステム |
US8543744B2 (en) | 2009-03-23 | 2013-09-24 | Mitsubishi Electric Corporation | A/D converter and programmable controller system |
DE112009004529B4 (de) * | 2009-03-23 | 2017-01-19 | Mitsubishi Electric Corporation | AD-Wandler und programmierbares Steuersystem |
US9869988B2 (en) | 2014-03-07 | 2018-01-16 | Mitsubishi Electric Corporation | Programmable controller system for performing analog-to-digital conversion based on an adjustable conversion characteristic table |
US10088812B2 (en) | 2014-04-25 | 2018-10-02 | Mitsubishi Electric Corporation | Function unit, analog input unit, and programmable controller system |
CN105431789A (zh) * | 2014-07-14 | 2016-03-23 | 三菱电机株式会社 | Plc系统及运算式数据创建辅助装置 |
US10018983B2 (en) | 2014-07-14 | 2018-07-10 | Mitsubishi Electric Corporation | PLC system and arithmetic-expression-data-creation supporting apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910017256A (ko) | 프로그램 가능한 제어기 | |
US7415323B2 (en) | Control apparatus and program for vehicles, and method for developing the program | |
JPH0744090A (ja) | マルチcpuシステム | |
JP2752076B2 (ja) | プログラマブル・コントローラ | |
JPH1069302A (ja) | Pid命令を持つプログラマブルコントローラ | |
JPH03288906A (ja) | Pcの命令実行方式 | |
JPH057157A (ja) | 集積回路 | |
JP3540802B2 (ja) | 命令生成方法、命令生成方法及び情報処理装置 | |
JPH0561990A (ja) | 定数入力回路付演算モジユール | |
JPH05100718A (ja) | プログラマブルコントローラの周辺装置 | |
JPH0221331A (ja) | マイクロコンピュータのプログラム制御方式 | |
JPH0512009A (ja) | デイジタル信号処理装置 | |
JPS6288036A (ja) | マイクロプログラム制御装置 | |
JPS6258339A (ja) | 命令先取り制御装置 | |
JPH0557614B2 (ja) | ||
JPH0636161B2 (ja) | 情報処理装置 | |
JPS62121543A (ja) | マイクロプログラム制御装置 | |
JPH11167409A (ja) | 並列実行言語で動作するプログラマブルコントローラ | |
JPH0922399A (ja) | 並列画像処理装置及び画像処理方法 | |
JPH06131173A (ja) | マイクロプログラム制御システム | |
JPH03222043A (ja) | マイクロプロセッサおよびそのプログラム開発装置 | |
JPH10340106A (ja) | モーションコントロールモジュール機能の切替装置 | |
KR19980074128A (ko) | 프로그램 가능한 로직 제어기 | |
JP2003015707A (ja) | 制御装置および該制御装置用の制御プログラム | |
JPH064377A (ja) | データ管理によるプログラムの運用方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020409 |