JPH0922399A - 並列画像処理装置及び画像処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 並列画像処理装置においてプログラムメモリ
を不要とし、装置の小型化、コストの低減を図る。 【構成】 制御部１７は命令ラッチ１５に記憶された命
令が画像メモリへのアクセス命令か判断し、そうである
場合、アドレスセレクタ１４を制御して、命令ラッチ１
５の命令により指定される画像メモリのアドレスを画像
メモリ１に出力する。命令ラッチ１５の命令はプロセッ
サアレイ２に出力され、前記出力されたアドレスの画像
データに対し処理を実行する。この後、命令ラッチ１５
には無操作命令（ＮＯＰ）が格納される。命令ラッチ１
５の命令がメモリアクセス命令でない場合には、その命
令はプロセッサアレイ２で実行され、さらにアドレスセ
レクタ１４からプログラムカウンタ１３のアドレスが画
像メモリ１に出力され、そのアドレスの命令は命令セレ
クタ１６から命令ラッチ１５に出力される。このときプ
ログラムカウンタのアドレスは１増分して、次の命令サ
イクルに備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

【０００２】本発明は、画像データを複数のプロセッサ
により処理する並列画像処理装置に関し、特に画像デー
タを格納させた画像メモリと１次元プロセッサアレイを
備えた並列画像処理装置に関する。

【０００３】

【従来の技術】デジタル画像処理は、光学画像処理やア
ナログ画像処理と比べ、複雑な処理内容をプログラムに
よって実現できる柔軟性や、その処理を精度良く繰り返
し実行できる安定性・再現性に富むという大きな特徴を
持っている。その反面、画像データという膨大な２次元
データを扱うため、逐次型計算機では、光学画像処理や
アナログ画像処理に比べ、処理作業に時間が掛かるとい
う欠点がある。

【０００４】この欠点を補い、デジタル画像処理の高速
化を実現するものの一つとして並列画像処理がある。こ
れは、画像データ内の各画素に対し、一様な処理を行う
場合、複数プロセッサに夫々画面の一部を担当させ、そ
れらを並列動作させることによって高速処理を実現する
ものである。そしてこのような並列画像処理装置とし
て、「機能メモリ」（特願平３−１１９５４３号）や、
「Ａ Ｃｏｍｐａｃｔ３０ＧＩＰＳ Ｒｅａｌ−Ｔｉｍ
ｅ Ｖｉｓｉｏｎ Ｓｙｓｔｅｍ」（ＭＶＡ’９４，
Ｐｒｏｃｅｅｄｉｎｇ ｏｎ ＩＡＰＲ Ｗｏｒｋｓｈ
ｏｐ ｏｎＭａｃｈｉｎｅ Ｖｉｓｉｏｎ Ａｐｐｌｉ
ｃａｔｉｏｎｓ，ｐｐ．１３−１６，１９９４）で示さ
れたようなメモリ型画像処理プロセッサを用いた並列画
像処理装置が知られている。

【０００５】図５は、上記従来のメモリ型画像処理プロ
セッサを用いた並列画像処理装置の一例を示したもので
ある。５１は画像データを記憶する画像メモリ、５２は
画像メモリ５１内の画像データを処理する多数のプロセ
ッサからなる１次元プロセッサアレイ、５３は外部との
間で画像データを入出力するためのシフトレジスタ、５
５は実行すべき命令列を記憶するプログラムメモリ、５
４は画像メモリ５１に対する画像データの読み書き、プ
ログラムメモリ５５に対する命令の読み書き、１次元プ
ロセッサアレイ５２への演算制御や画像データの入出力
制御等を行うための制御部である。画像メモリ５１は、
制御部５４により与えられる選択信号６０が無効のとき
は、１次元プロセッサアレイ５２に接続され、選択信号
６０が有効のときは、外部データ信号６１と接続され
る。プログラムメモリ５５には、図２に示した要素、即
ち演算命令と、該演算命令が画像メモリアクセスである
ときに用いるメモリアクセスアドレスからなる命令が記
憶されている。

【０００６】制御部５４は、実行すべきプログラムアド
レス（実行すべき命令の番地）をプログラムメモリ５５
へ送出し（プログラムアドレス信号５７）、そのアドレ
スを有する命令を読み出し（命令信号５６）、その演算
命令を１次元プロセッサアレイ５２へ送出する（演算命
令信号５８）と共に、そのメモリアクセスアドレスを画
像メモリ５１へ送出する（メモリアドレス信号５９）。
１次元プロセッサアレイ５２は、演算命令信号５８で指
定された演算を行う。このとき、演算命令が画像メモリ
アクセスの命令である場合には、制御部５４により選択
信号６０は無効となり、画像メモリ５１と１次元プロセ
ッサアレイ５２とを接続させ、メモリアドレス信号５９
で指定される画像メモリ内の横１行に対してメモリアク
セス、即ちロード又はストアが行われる。また、外部か
ら画像メモリ５１へのアクセスが生じたときは、制御部
５４により制御信号６０が有効とされ、画像メモリ５１
は外部データ信号６１と接続される。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ型画像処理プロセッサを用いた並列画像処理
装置においては、画像処理のための命令列を格納するた
めに、その命令列の大小如何に拘らずプログラムメモリ
が必要であり、その分装置が大型化するという問題があ
った。また、装置の動作周波数が高い場合には、プログ
ラムメモリとして高速のメモリを必要とするため装置が
高価になるという問題があった。

【０００８】本発明は上記従来の問題に鑑みてなされた
ものであり、画像メモリの一部をプログラムメモリとし
て機能するように構成することによって、プログラムメ
モリを不要とし、装置の小型化、コストの低減を図るこ
とができる並列画像処理装置及び画像処理方法を提供す
ることを目的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するため
本発明の並列画像処理装置は、画像データ及び実行すべ
き命令列を記憶する画像メモリと、次に実行する命令の
アドレスを保持するプログラムカウンタと、前記画像メ
モリに記憶された一命令又は無操作命令の何れかを出力
する命令セレクタと、前記命令セレクタから出力された
命令を一時保持する命令ラッチと、前記命令ラッチに保
持された命令を実行する複数のプロセッサからなるプロ
セッサアレイと、前記命令ラッチに保持された命令によ
り指定されるアドレス又は前記プログラムカウンタに保
持されたアドレスの何れかを前記画像メモリに出力する
アドレスセレクタと、前記命令ラッチに保持された命令
が画像メモリへのアクセス命令か否か判定し、判定の結
果に応じて前記命令セレクタと前記アドレスセレクタに
おける選択を制御すると共に、前記プログラムカウンタ
の値を制御する制御部とを備え、前記命令ラッチに保持
された命令が画像メモリへのアクセス命令である場合
に、前記命令ラッチに保持された命令により指定される
画像メモリのアドレスを指定し、該アドレスの画像デー
タに対し前記プロセッサアレイによる処理を実行すると
共に無操作命令を前記命令ラッチに出力する構成として
いる。

【００１０】さらに本発明は、前記構成において制御部
が、前記命令ラッチに保持された命令が画像メモリへの
アクセス命令である場合に、前記画像メモリと前記プロ
セッサアレイとをデータ伝送可能に接続し、前記アドレ
スセレクタが前記命令ラッチに保持された命令により指
定されるアドレスを出力するよう制御して該アドレスの
画像データに対し前記プロセッサアレイによる処理を実
行させると共に前記命令セレクタが無操作命令を出力す
るよう制御し、前記命令ラッチに保持された命令が画像
メモリへのアクセス命令でない場合に、前記画像メモリ
と前記命令セレクタとをデータ伝送可能に接続し、前記
アドレスセレクタが前記プログラムカウンタに保持され
た命令のアドレスを出力するよう制御し、前記命令セレ
クタが該アドレスの命令を出力するよう制御すると共に
前記プログラムカウンタの値を増分する構成としてい
る。

【００１１】前記各構成においてプロセッサアレイは、
各プロセッサを前記画像メモリの各画素列ごとに備えて
なる１次元プロセッサアレイとすることができる。

【００１２】また、本発明の画像処理方法は、画像デー
タ及び実行すべき命令列を画像メモリに記憶する工程
と、前記画像メモリに記憶した命令又は無操作命令を命
令ラッチに一時保持する工程と、前記命令ラッチに保持
された命令が画像メモリへのアクセス命令である場合
に、前記命令ラッチに保持された命令により指定される
画像メモリのアドレスを指定し、該アドレスの画像デー
タに対し該命令を実行する工程と、前記命令の実行の後
に、無操作命令を前記命令ラッチに出力する工程と、前
記命令ラッチに保持された命令が画像メモリへのアクセ
ス命令でない場合に、該命令を実行する工程と、前記画
像メモリへのアクセス命令以外の命令の実行の後に、該
命令の次の命令を前記画像メモリから前記命令ラッチに
出力する工程とからなる構成としている。

【００１３】

【作 用】上記構成において、画像メモリからの命令が
命令ラッチに一時保持されると、制御部はこの命令が画
像メモリへのアクセス命令であるかどうか判断する。制
御部は、命令が画像メモリへのアクセス命令である場合
には、画像メモリとプロセッサアレイとをデータ伝送可
能な状態にし、アドレスセレクタを制御して命令ラッチ
に保持された命令により指定される画像メモリのアドレ
スを画像メモリに出力する。命令ラッチの命令はプロセ
ッサアレイに出力され、上記出力されたアドレスの画像
データに対し必要な処理が実行される。そしてこの命令
の実行の後に、命令セレクタより無操作命令が命令ラッ
チに出力され、次の命令サイクルに備える。また、命令
ラッチに保持された命令が画像メモリへのアクセス命令
でない場合（無操作命令を含む）には、制御部はその命
令をプロセッサアレイに出力して実行し、また画像メモ
リと命令セレクタとをデータ伝送可能な状態にする。さ
らに制御部は、アドレスセレクタを制御してプログラム
カウンタに保持された命令のアドレスを画像メモリに出
力し、そのアドレスに記憶された命令を命令セレクタに
出力する。制御部は、命令セレクタに出力された命令
を、命令ラッチに保持し、プログラムカウンタのアドレ
スを１増分して次の命令サイクルに備えるものである。

【００１４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明並列画像処理装置の一実施例を示す
構成ブロック図である。本実施例において並列画像処理
装置は、画像メモリ１、１次元プロセッサアレイ２、入
出力シフトレジスタ３、プログラムカウンタ１３、アド
レスセレクタ１４、命令ラッチ１５、命令セレクタ１６
及び選択制御回路１７から構成されている。以下、各要
素の機能について説明する。

【００１５】画像メモリ１には、画像データ及び実行す
べき命令列が記憶されており、各画像データ及び各命令
には画像メモリ１内の所定のアドレスが割り当てられて
いる。１次元プロセッサアレイ２は、画像メモリ１の各
画素列に対応して設けられた複数のプロセッサから構成
され、画像メモリ１に記憶された命令を実行することに
よって、画像メモリ１内の画像データを並列処理する。
シフトレジスタ３は外部と画像データを入出力するため
のものである。上記画像メモリ１は、後述する選択制御
回路１７の選択信号１８が”ＯＮ”のときに、１次元プ
ロセッサアレイ２とデータ伝送可能な状態に接続され、
選択信号１８が”ＯＦＦ”のときに、外部データ信号１
１とデータ伝送可能な状態に接続される。

【００１６】プログラムカウンタ１３は、次に実行する
プログラムのアドレスを保持する。命令セレクタ１４
は、無操作命令（ＮＯＰ）と画像メモリ１から読み出さ
れる命令の何れかを選択的に出力するものであり、選択
制御回路１７の制御信号１８によって選択制御される。
命令ラッチ１５は、命令セレクタ１４によって選択され
出力された命令を一時的に記憶するものであり、命令ラ
ッチ１５に保持された命令は、１次元プロセッサアレイ
２に出力され実行される。アドレスセレクタ１６は、命
令ラッチ１５から出力される命令のアドレスと、プログ
ラムカウンタ１３から出力される画像データのアドレス
（メモリアクセスアドレス２０）の何れかを選択的に出
力し画像メモリ１に与えるものであり、選択制御回路１
７の制御信号１８によって選択制御される。

【００１７】選択制御回路１７は、命令ラッチ１５に保
持された命令が画像メモリへのアクセス命令か否かを判
定し、該判定の結果に応じて異なる制御信号”Ｏ
Ｎ”、”ＯＦＦ”を出力する（選択信号１８）と共に、
プログラムカウンタ１３のカウントアップを行うか否か
の制御をする（インクリメント信号１９）。すなわち、
命令ラッチ１５に保持された命令が画像メモリへのアク
セス命令である場合には、選択制御回路１７は選択信号
１８を”ＯＮ”とし、画像メモリへのアクセス命令でな
い場合には、選択信号１８を”ＯＦＦ”とし、さらにイ
ンクリメント信号１９を”ＯＮ”として、プログラムカ
ウンタ１３の値を１つ増分し次の命令のアドレスを格納
する。選択信号１８が”ＯＮ”の場合は、インクリメン
ト信号１９は”ＯＦＦ”となり、プログラムカウンタ１
３の値は変化しない。

【００１８】実施例においてプログラムは、図２に示し
た命令の列で構成され、各命令ごとにアドレスが割り当
てられ、画像メモリ１の一部に格納される。命令ラッチ
１５には、図２の形式の命令が一つ一時的に記憶され
る。命令セレクタ１６は、選択制御回路内の選択信号１
８が”ＯＦＦ”のとき、画像メモリ１からの外部データ
信号１１を選択し、選択信号１８が”ＯＮ”のとき無操
作命令（ＮＯＰ）の入力を選択して出力する。

【００１９】アドレスセレクタ１４は、選択信号１８
が”ＯＦＦ”のときプログラムカウンタ１３の出力を選
択し、選択信号１８が”ＯＮ”のとき命令ラッチ１５内
のメモリアクセスアドレス２０を選択して出力する。命
令ラッチ１５内の演算命令は、１次元プロセッサアレイ
２へ出力されるとともに、選択制御回路１７へ出力され
る。

【００２０】選択制御回路１７は、命令ラッチ１５から
入力される演算命令がメモリアクセス命令、即ち１次元
プロセッサアレイ２による画像メモリ１からのロード命
令又は画像メモリ１へのストア命令の時、選択信号１８
を”ＯＮ”とすると共に、プログラムカウンタ１３への
インクリメント信号１９を”ＯＦＦ”にする。また、命
令ラッチ１５内の該演算命令がメモリアクセス命令でな
い時、選択信号１８を”ＯＦＦ”とするとともにインク
リメント信号１９を”ＯＮ”にする。プログラムカウン
タ１３はインクリメント信号１９が”ＯＮ”のとき、次
の時刻に内容を１だけ増分させ、”ＯＦＦ”の時は内容
を変化させない。

【００２１】今、画像メモリのｎ−１番地からｎ−２番
地に格納された命令が、図３に示されたものである場合
を例として本発明の動作を説明する。図３において各行
は対応する番地の命令を示し、左側カラムは演算命令
を、右側カラムはメモリアクセスアドレスを示す。ま
た、ｎ番地の演算命令Ｉｎのみが画像メモリへのアクセ
ス命令であり、他は画像メモリへのアクセス命令でない
とする。

【００２２】図４に示したように時刻ｔにおいてプログ
ラムカウンタ１３がｎのとき、命令ラッチ１５には一つ
前の番地の命令Ｉｎ−１が格納されており、演算命令Ｉ
ｎ−１は１次元プロセッサアレイ２に送出され、所定の
演算が行われる。このとき演算命令Ｉｎ−１はメモリア
クセス命令でないので、選択制御回路１７は選択信号１
８を”ＯＦＦ”とする。

【００２３】これにより、アドレスセレクタ１４はプロ
グラムカウンタ１３の値ｎをメモリアドレス２１として
画像メモリ１へ出力し、命令セレクタ１６は該メモリア
ドレスによって画像メモリ１から読み出される命令（Ｉ
ｎ，Ａｎ）を選択して命令ラッチ１５へ出力する。ま
た、このとき選択制御回路１７はインクリメント信号１
９を”ＯＮ”とする。この結果、次の時刻ｔ＋１には命
令ラッチ１５の内容は（Ｉｎ，Ａｎ）になり、プログラ
ムカウンタの値はｎ＋１になる。

【００２４】次の時刻ｔ＋１において、命令ラッチ１５
の演算命令Ｉｎがメモリアクセス命令であるので、選択
制御回路１７は選択信号１８を”ＯＮ”とするととも
に、インクリメント信号１９を”ＯＦＦ”とする。これ
により、アドレスセレクタ１４は命令ラッチ１５内のメ
モリアクセスアドレスＡｎをメモリアドレス２１として
画像メモリ１へ出力し、命令セレクタ１６は無操作命令
ＮＯＰを命令ラッチ１５へ出力する。１次元プロセッサ
アレイ２は、演算命令ＩｎとメモリアドレスＡｎを用い
て所定のメモリアクセス操作を行う。また、次の時刻ｔ
＋２には命令ラッチ１５の内容はＮＯＰになり、プログ
ラムカウンタ１３の値はｎ＋１のまま変化しない。

【００２５】次に時刻ｔ＋２においては、命令ラッチ１
５の演算命令がＮＯＰ 、即ちメモリアクセス命令では
ないので、選択制御回路１７、命令セレクタ１６、アド
レスセレクタ１４は時刻ｔの場合と同じ動作を行う。即
ち選択信号１８は”ＯＦＦ”、インクリメント信号１９
は”ＯＮ”になり、アドレスセレクタ１４はｎ＋１を出
力し、命令セレクタ１６は画像メモリから読み出される
ｎ＋１番地の命令Ｉｎ＋１を命令ラッチ１５へ出力す
る。１次元プロセッサアレイ２では無操作命令ＮＯＰが
行われるため処理内容に影響を与えない。この結果、時
刻ｔ＋３には命令ラッチ１５の内容はＩｎ＋１になり、
プログラムカウンタ１３の値はｎ＋２となる。以下同様
な制御により処理が進行する。

【００２６】以上の如く本発明は、プログラムを画像メ
モリに置き、順次画像メモリ上のプログラムを読みだし
て実行し、プログラム中に１次元プロセッサアレイから
画像メモリへのアクセス命令があった場合、その次の時
刻に１次元プロセッサアレイへの無操作命令を自動的に
挿入して、この間に次の命令を画像メモリから読み出す
ため、滞りなく処理が進行できる。なお、以上好ましい
実施例をあげて本発明を説明したが、本発明は必ずしも
上記実施例に限定されるものではない。

【００２７】

【発明の効果】以上の如く本発明によれば、画像メモリ
内にプログラムを格納し、順次読みだして実行できるの
で、従来のようなプログラムを格納するための専用メモ
リが不要となり、装置を小型化、低価格化できるという
効果がある。また、カウンタ、ラッチ、２個のセレクタ
および比較回路で構成できる制御部のみの簡単な構成
で、その制御を行うことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明並列画像処理装置の一実施例の構成を
示すブロック図である。

【図２】 命令の構成を示す概念図である。

【図３】 複数の命令の列からなるプログラムの例を示
す図である。

【図４】 本発明の動作タイミングチャートを示す図で
ある。

【図５】 従来の並列画像処理装置を示す構成ブロック
図である。

【符号の説明】

１ 画像メモリ ２ １次元プロセッサアレイ ３ 入出力シフトレジスタ １３ プログラムカウンタ １４ アドレスセレクタ １５ 命令ラッチ １７ 選択制御回路 １８ 選択信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画像データと実行すべき命令列を記憶す
   る画像メモリと、 次に実行する命令のアドレスを保持するプログラムカウ
   ンタと、 前記画像メモリに記憶された一命令又は無操作命令の何
   れかを出力する命令セレクタと、 前記命令セレクタから出力された命令を一時保持する命
   令ラッチと、 前記命令ラッチに保持された命令を実行する複数のプロ
   セッサからなるプロセッサアレイと、 前記命令ラッチに保持された命令により指定されるアド
   レス又は前記プログラムカウンタに保持されたアドレス
   の何れかを前記画像メモリに出力するアドレスセレクタ
   と、 前記命令ラッチに保持された命令が画像メモリへのアク
   セス命令か否か判定し、判定の結果に応じて前記命令セ
   レクタと前記アドレスセレクタにおける選択を制御する
   と共に、前記プログラムカウンタの値を制御する制御部
   とを備え、 前記命令ラッチに保持された命令が画像メモリへのアク
   セス命令である場合に、前記命令ラッチに保持された命
   令により指定される画像メモリのアドレスを指定し、該
   アドレスの画像データに対し前記プロセッサアレイによ
   る処理を実行すると共に無操作命令を前記命令ラッチに
   出力することを特徴とする並列画像処理装置。
2. 【請求項２】 前記制御部は、前記命令ラッチに保持さ
   れた命令が画像メモリへのアクセス命令である場合に、
   前記画像メモリと前記プロセッサアレイとをデータ伝送
   可能に接続し、前記アドレスセレクタが前記命令ラッチ
   に保持された命令により指定されるアドレスを出力する
   よう制御して該アドレスの画像データに対し前記プロセ
   ッサアレイによる処理を実行させると共に前記命令セレ
   クタが無操作命令を出力するよう制御し、前記命令ラッ
   チに保持された命令が画像メモリへのアクセス命令でな
   い場合に、前記画像メモリと前記命令セレクタとをデー
   タ伝送可能に接続し、前記アドレスセレクタが前記プロ
   グラムカウンタに保持された命令のアドレスを出力する
   よう制御し、前記命令セレクタが該アドレスの命令を出
   力するよう制御すると共に前記プログラムカウンタの値
   を増分することを特徴とする請求項１記載の並列画像処
   理装置。
3. 【請求項３】 前記プロセッサアレイは、各プロセッサ
   を前記画像メモリの各画素列ごとに備えてなる１次元プ
   ロセッサアレイであることを特徴とする請求項１又は２
   記載の並列画像処理装置。
4. 【請求項４】 画像データ及び実行すべき命令列を画像
   メモリに記憶する工程と、 前記画像メモリに記憶した命令又は無操作命令を命令ラ
   ッチに一時保持する工程と、 前記命令ラッチに保持された命令が画像メモリへのアク
   セス命令である場合に、前記命令ラッチに保持された命
   令により指定される画像メモリのアドレスを指定し、該
   アドレスの画像データに対し該命令を実行する工程と、 前記命令の実行の後に、無操作命令を前記命令ラッチに
   出力する工程と、 前記命令ラッチに保持された命令が画像メモリへのアク
   セス命令でない場合に、該命令を実行する工程と、 前記画像メモリへのアクセス命令以外の命令の実行の後
   に、該命令の次の命令を前記画像メモリから前記命令ラ
   ッチに出力する工程と、 からなることを特徴とする画像処理方法。