JP3479847B2 - 入力装置、出力装置、及び入出力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサに接続される
入力装置、出力装置、及び入出力装置において、特に高
速かつリアルタイムにデータをプロセッサにアクセスさ
せる入力装置、出力装置、及び入出力装置に関する。

【０００２】

【従来の技術】従来、プロセッサにデータを外部から入
力、またはプロセッサからデータを外部へ出力する時、
入出力装置のアクセスサイクルがプロセッサの基本Ｉ／
Ｏアクセスサイクルより長い場合は、プロセッサのＩ／
Ｏアクセスサイクルにウエイトサイクルを挿入して対処
していた。しかし、このウエイトサイクルにより、プロ
セッサの性能が低下させられるという問題があった。

【０００３】この問題に対して、例えば特開平４−３６
９０６３号公報に開示されているように、アドレスとデ
ータとＩ／Ｏライトコマンドをラッチ回路によって入出
力デバイスに供給することにより、ウエイトサイクルを
挿入することなくＩ／Ｏアクセスサイクルを稼ぐ方法が
ある。

【０００４】もしくは、一般に広く行われている対策と
して、プロセッサの負担を軽減するためにプロセッサと
は別にＩ／Ｏプロセッサを設け、前記プロセッサの性能
低下を防ぐという方法がある。

【０００５】

【発明が解決しようとする課題】上記の特開平４−３６
９０６３号公報の技術による入出力デバイスへのアクセ
スを行う場合、入出力デバイスに対するコマンドをプロ
セッサが直接発行して入出力デバイスの変換を開始し、
さらに、入力データが変換されてデータバスに出力され
るまで入出力デバイスをプロセッサが監視する必要があ
るなど、プロセッサが直接コントロールしなければなら
ない部分が多く、データ処理において、高速でリアルタ
イム性を必要とする場合は、前記のような入出力デバイ
スを使うための前処理、後処理によって、プロセッサ自
身の負担が増加するという問題がある。

【０００６】また、上記の一般に広く行われている技術
であるＩ／Ｏプロセッサを用いて入出力装置へのアクセ
スを行う場合、プロセッサはオペレーティングシステム
のドライバでデータをハンドリングし、Ｉ／Ｏプロセッ
サを介して主記憶上で間接的にデータを扱うため、デー
タ転送経路での遅れ時間が大きくなり、データのリアル
タイム性を著しく損なってしまう。さらに、入出力装置
へのアクセスのためにプロセッサが待たされてしまうた
め、プロセッサの処理能力そのものもＩ／Ｏアクセスに
よって低下してしまうという問題がある。

【０００７】本発明の目的は、プロセッサによる処理と
データ転送経路とを合わせたアクセスのトータルの系に
おいても遅れ時間を最小化できる入出力装置とすること
である。

【０００８】

【課題を解決するための手段】上記課題は、プロセッサ
に接続され、外部から入力されるデータを前記プロセッ
サがアクセス可能なデータとする入力デバイスを含んで
なる入力装置において、入力されたデータをラッチする
入力データレジスタと、前記入力デバイスのデータを前
記入力データレジスタにラッチするタイミングを制御す
るシーケンサと、前記プロセッサのアクセスタイミング
を規定するクロック信号と前記入力デバイスがデータを
受け取ったことを示すアクノリッジ信号とを同期してタ
イミング信号を生成して前記シーケンサに出力するクロ
ック同期機構とを備え、前記シーケンサは入力される前
記タイミング信号に同期して前記入力デバイスにリクエ
スト信号を出力すると共に、前記入力データレジスタに
入力データをラッチするラッチ信号を出力する構成によ
り達成される。

【０００９】上記課題は、さらに、プロセッサに接続さ
れ、前記プロセッサからアクセスされたデータを外部に
出力する出力デバイスを含んでなる出力装置において、
前記出力デバイスへのデータをラッチする出力データレ
ジスタと、該出力データレジスタのデータを前記出力デ
バイスにラッチするタイミングを制御するシーケンサ
と、前記プロセッサのアクセスタイミングを規定するク
ロック信号と前記出力デバイスのデータが送出されたこ
とを示すアクノリッジ信号とを同期してタイミング信号
を生成して前記シーケンサに出力するクロック同期機構
とを備え、前記シーケンサは入力される前記タイミング
信号に同期して前記出力データレジスタのデータを前記
出力デバイスにラッチするリクエスト信号を出力する構
成により達成される。

【００１０】上記課題は、さらに、プロセッサに接続さ
れ、外部から入力されるデータを前記プロセッサがアク
セス可能なデータとする入力デバイスと前記プロセッサ
からアクセスされたデータを外部に出力する出力デバイ
スとを含んでなる入出力装置において、前記入力デバイ
スのデータをラッチする入力データレジスタと、前記出
力デバイスへラッチするデータが保持される出力データ
レジスタと、前記入力デバイスのデータを前記入力デー
タレジスタにラッチするタイミングと前記出力データレ
ジスタのデータを前記出力デバイスにラッチするタイミ
ングを制御するシーケンサと、前記プロセッサのアクセ
スタイミングを規定するクロック信号と前記入力デバイ
スがデータを受け取ったことを示す第１のアクノリッジ
信号とを同期して第１のタイミング信号を生成して前記
シーケンサに出力すると共に、前記クロック信号と前記
出力デバイスのデータが送出されたことを示す第２のア
クノリッジ信号とを同期して第２のタイミング信号を生
成して前記シーケンサに出力するクロック同期機構とを
備え、前記シーケンサは入力される前記第１のタイミン
グ信号に同期して前記入力デバイスにリクエスト信号を
出力すると共に前記入力データレジスタに入力データを
ラッチするラッチ信号を出力し、入力される前記タ第２
のイミング信号に同期して前記出力データレジスタのデ
ータを前記出力デバイスにラッチするリクエスト信号を
出力する構成により達成される。

【００１１】

【作用】外部から入力デバイスに入力されたデータは、
プロセッサがアクセスするときにデータが不確定になら
ないようにクロック同期機構により同期されたラッチタ
イミングをシーケンサによって制御された入力データレ
ジスタに、プロセッサがアクセス可能な形のデータとし
てラッチされ、さらに、シーケンサによって刻々と更新
されていく。すなわち、プロセッサが外部からのデータ
を得る場合、入力データレジスタを通常のメモリと同じ
様にアクセスするだけで、プロセッサはその時刻の入力
デバイスの最新のデータが待ち時間無しに得られる。

【００１２】また外部へデータを出力する場合、クロッ
ク同期機構によってプロセッサのアクセスタイミングと
出力デバイスの動作タイミングが同期化されたタイミン
グで、プロセッサによって出力データレジスタにアクセ
スされたデータは、シーケンサにより出力デバイスに渡
される。プロセッサによってアクセスされた出力データ
レジスタの内容は、シーケンサによって常に出力デバイ
スに渡され出力に反映されているので、プロセッサの待
ち時間を挿入せず出力が出来る。

【００１３】

【実施例】本発明の第１の実施例である入力装置を図１
に示す。該入力装置はＩ／Ｏバス２を介してプロセッサ
１に接続されている。前記入力装置は、外部から入力さ
れるデータ１１を前記プロセッサ１がアクセス可能なデ
ータとする入力デバイス７Ａと、前記Ｉ／Ｏバス２にデ
ータバス２Ａを介して接続され入力されたデータをラッ
チする入力データレジスタ３Ａと、前記入力デバイス７
Ａと前記入力データレジスタ３Ａとを接続するデータバ
ス２Ｃと、前記入力デバイス７Ａに対するリクエスト信
号１４と前記入力データレジスタ３Ａに対するラッチ信
号１６とを出力するシーケンサ６と、前記プロセッサ１
が前記Ｉ／Ｏバス２を介してデータをアクセスするタイ
ミングを規定するクロック信号１２と前記入力デバイス
７Ａからのアクノリッジ信号１３とを同期してタイミン
グ信号１５を生成し該タイミング信号１５を前記シーケ
ンサ６に送るクロック同期機構８とを含んで構成され、
前記入力データレジスタ３Ａは，前記Ｉ／Ｏバス２にア
ドレスバス２Ｂを介して接続されたアドレスデコーダ５
のアドレス空間に割り付けられている。

【００１４】上記構成により、データ１１が入力デバイ
ス７Ａに入力されると、シーケンサ６は入力デバイス７
Ａに対しデータ入力を要求するリクエスト信号１４を発
行する。つまり、クロック同期機構８はクロック信号１
２と入力デバイス７Ａから出力されるデータを受け取っ
たことを示すアクノリッジ信号１３とを同期してタイミ
ング信号１５を生成する。前記シーケンサ６は前記タイ
ミング信号１５に同期してプロセッサ１のアクセス前に
データが確定するタイミングで入力デバイス７Ａのデー
タを入力データレジスタ３Ａにラッチする一方、入力デ
バイス７Ａに対しリクエスト信号１４を発行して次のデ
ータ入力の要求を繰り返す。

【００１５】前記クロック同期機構８による同期方法と
して、例えば図１０のタイミングチャートに示すよう
に、プロセッサ１の動作クロック、もしくはそのｎ倍周
期のクロックから入力装置のタイミング信号１５を生成
し、プロセッサ１のアクセス時にデータを確定しておく
方法や、図１１のタイミングチャートに示すように、プ
ロセッサ１のアクセス信号を用い、アクセス時には入力
装置のタイミング信号１５をホールドしてしまうこと
で、プロセッサ１のアクセス時にデータを確定しておく
方法などがある。

【００１６】外部からデータ１１を入力デバイス７Ａが
得た後、該入力デバイス７Ａが出力したデータは、プロ
セッサ１がアクセスする時にはデータが確定しているよ
うにシーケンサ６によってタイミングを制御された入力
データレジスタ３Ａにラッチされている。従ってプロセ
ッサ１は、単にメモリへアクセスする場合と同等の遅れ
時間で入力デバイス７Ａからのデータを入力データレジ
スタ３Ａから得ることができ、データ転送経路における
遅れ時間を最小化できる。

【００１７】次に、本発明の第２の実施例である出力装
置を図２に示す。該出力装置はＩ／Ｏバス２を介してプ
ロセッサ１に接続されている。前記出力装置は外部へデ
ータが出力される出力デバイス７Ｂと、前記Ｉ／Ｏバス
２にデータバス２Ｂを介して接続された出力データレジ
スタ３Ｂと、出力されたデータをラッチする前記出力デ
バイス７Ｂと、該出力デバイス７Ｂに対するリクエスト
信号１４を出力するシーケンサ６と、前記出力デバイス
７Ｂと前記出力データレジスタ３Ｂを接続するデータバ
ス２Ｄと、前記プロセッサ１が前記Ｉ／Ｏバス２を介し
てデータをアクセスするタイミングを規定するクロック
信号１２と前記出力デバイス７Ｂからのアクノリッジ信
号１３とを同期してタイミング信号１５を生成し該タイ
ミング信号１５を前記シーケンサ６に送るクロック同期
機構８とを含んで構成され、前記出力データレジスタ３
Ｂは，前記Ｉ／Ｏバス２にアドレスバス２Ｂを介して接
続されたアドレスデコーダ５のアドレス空間に割り付け
られている。

【００１８】上記構成により、シーケンサ６はクロック
同期機構８からのタイミング信号１５に同期して、プロ
セッサ１のアクセスによってデータが不確定にならない
タイミングで出力データレジスタ３Ｂのデータを出力デ
バイス７Ｂにラッチし、出力デバイス７Ｂに対しリクエ
スト信号１４を発行することを繰り返す。

【００１９】外部へデータを出力する場合、プロセッサ
１によって出力データレジスタ３Ｂにアクセスされたデ
ータは、シーケンサ６によってプロセッサ１のアクセス
したデータが確定するタイミングに自動的に同期化さ
れ、出力デバイス７Ｂに渡される。従ってプロセッサ１
は、単にメモリへアクセスする動作だけで出力デバイス
７Ｂにデータを渡すことができ、すなわちプロセッサ１
の内の処理系を待たすこと無くデータを送ることができ
る。また、これとは別に、シーケンサ６は非同期で常時
出力データレジスタ３Ｂにアクセスされているデータを
出力デバイス７Ｂに渡すため、出力の系においても遅れ
時間を最小にできる。

【００２０】また、本発明の第３の実施例である入出力
装置を図３に示す。該入出力装置は、前記第１の実施例
である入力装置と前記第２の実施例である出力装置を組
み合わせ、その内の制御回路を形成する前記シーケンサ
６と前記クロック同期機構８を前記入力装置と出力装置
のどちらにも制御できるように共通化して構成されてい
る。前記入力データレジスタ３Ａと前記出力データレジ
スタ３Ｂは、前記Ｉ／Ｏバス２にアドレスバス２Ｂを介
して接続されたアドレスデコーダ５のアドレス空間に割
り付けられている。

【００２１】上記構成により、外部からデータを入力ま
た外部へデータを出力する動作が同時に発生しても、い
ずれの動作も同時にアクセスができ、入力の系及び出力
の系いずれにおいても遅れ時間をさらに小さくできる。

【００２２】次に、本発明の第４の実施例である入力装
置を図４に示す。該入力装置は、前記第１の実施例であ
る入力装置の構成に入力デバイス７Ａと入力データレジ
スタ３Ａをそれぞれ複数個追設し、制御回路を形成する
前記シーケンサ６と前記クロック同期機構８を前記入力
デバイス７Ａと前記入力データレジスタ３Ａのいずれを
も制御できるように共通化して構成されている。さら
に、前記入力データレジスタ３Ａは前記Ｉ／Ｏバス２に
アドレスバス２Ｂを介して接続されたアドレスデコーダ
５のアドレス空間に割り付けられている。

【００２３】上記構成により、シーケンサ６は複数の入
力デバイス７Ａに対するリクエスト信号１４と、複数の
入力データレジスタ３Ａに対するラッチ信号１６を出力
する。シーケンサ６はそれぞれの入力デバイス７Ａに対
しリクエスト信号１４を発行し、クロック同期機構８か
らのタイミング信号１５に同期してプロセッサ１のアク
セス前にデータが確定するタイミングでそれぞれの入力
デバイス７Ａのデータを対応する入力データレジスタ３
Ａにラッチすることを繰り返す。

【００２４】外部からのデータを得る場合、アクセスし
たい入力デバイス７Ａに対応する入力データレジスタ３
Ａが割り付けられたアドレスに対しアクセスを行う。従
ってプロセッサ１は、単にメモリへアクセスする場合と
同等の遅れ時間で任意の入力デバイス７Ａからのデータ
を得ることができる。

【００２５】この第４の実施例の構成のうち前記入力デ
バイス７Ａを出力デバイス７Ｂと、また前記入力データ
レジスタ３Ａを出力データレジスタ３Ｂにそれぞれ置換
すれば、複数のデータ１１の出力装置に使用できる。た
だし、この場合は、前記シーケンサ６から前記出力デー
タレジスタ３Ｂへのラッチ信号１６は、アドレスデコー
ダ５により供給されるため不要である。

【００２６】また、本発明の第５の実施例である入力装
置を図５に示す。該入力装置は、前記第４の実施例の構
成のなかの複数個の入力デバイス７Ａを単数個の入力デ
バイス７Ａとし、該入力デバイス７Ａに接続され並列で
入力される複数のデータを順番に直列で出力するマルチ
プレクサ９と、該マルチプレクサ９に入力された複数の
データ１１を順次切り換える前記シーケンサ６からの切
り換え信号１７とを含んで構成されている。なお、複数
のデータ１１と複数の入力データレジスタ３Ａはそれぞ
れ対応させて配置されている。

【００２７】複数のデータ１１には前記マルチプレクサ
９が接続され、選択された出力は入力デバイス７Ａに入
力される。シーケンサ６はマルチプレクサ９の切り換え
信号１７と、入力デバイス７Ａに対するリクエスト信号
１４と、複数の入力データレジスタ３Ａに対するラッチ
信号１６を出力する。シーケンサ６はマルチプレクサ９
を切り換えて複数の入力データ１１の中から１つを選択
し、入力デバイス７Ａに対しリクエスト信号１４を発行
し、選択された入力データ１１のデータを対応する入力
データレジスタ３Ａにラッチすることを繰り返す。

【００２８】外部からのデータを得る場合、アクセスし
たい入力データ１１に対応する入力データレジスタ３Ａ
が割り付けられたアドレスに対しアクセスを行う。従っ
てプロセッサ１は、単にメモリへアクセスする場合と同
等の遅れ時間で任意の入力デバイス７Ａからのデータを
得ることが出来る。またプロセッサ１はマルチプレクサ
９の切り替え操作やデータの分別といった操作を意識す
る必要なく、プロセッサ１から見ると複数の入力データ
１１は単にメモリ上のデータの配列のように見え、複雑
な処理を必要としないという利点もある。

【００２９】本実施例の複数の入力データレジスタ３Ａ
を複数の出力データレジスタ３Ｂに、さらに、単数個の
入力デバイス７Ａを単数個の出力デバイス７Ｂにそれぞ
れ置換して、複数の出力データ１１を制御する出力装置
に採用してもよい。この場合、前記シーケンサ６からの
ラッチ信号１６は不要である。

【００３０】次に、本発明の第６の実施例である入力装
置を図６に示す。該入力装置は、前記第１の実施例の構
成に前記プロセッサ１がプログラム中ですぐに利用しや
すいデータに変換されるデータ変換機１０を前記入力デ
バイス７Ａと入力データレジスタ３Ａの間に設けて構成
されている。

【００３１】外部からのデータを得る場合、入力デバイ
ス７Ａから入力されたデータは、データ変換機構１０に
よってプロセッサ１がプログラム中ですぐに利用しやす
いデータの型に変換され、入力データレジスタ３Ａにラ
ッチされる。データ変換機構１０によるデータの変換
は、例えば浮動小数点の内部表現に従ったデータ、ビッ
トの反転、下位ビットの切り捨てなど、入力データの内
容に適した、プログラム中で利用しやすい型に変換す
る。従ってプロセッサ１は、単にメモリへアクセスする
場合と同等の操作で、入力デバイス７Ａからの最新のデ
ータをプログラム中ですぐに利用できる型で得ることが
でき、データが直接プロセッサ１の演算シーケンス中で
扱えるため、プロセッサ１における処理も含めたトータ
ルの系においても遅れ時間を最小化できる。

【００３２】また、本発明の第７の実施例である出力装
置を図７に示す。該出力装置は、前記第２の実施例の構
成に前記プロセッサ１からのデータが外部ですぐに利用
しやすいデータに変換されるデータ変換機１０を前記出
力デバイス７Ｂと出力データレジスタ３Ｂの間に設けて
構成されている。データを出力する場合、出力データレ
ジスタ３Ｂに入力されたデータは、データ変換機構１０
によって出力デバイス７Ｂに適したデータの型に変換さ
れ、出力デバイス７Ｂにラッチされる。データ変換機構
１０によるデータの変換は、プロセッサ１がプログラム
中で利用していた型から出力デバイス７Ｂの要求する型
に変換する。従ってプロセッサ１は、プログラム中で参
照したデータを、型変換なしに単にメモリへアクセスす
る場合と同等の操作で出力デバイス７Ｂに出力すること
ができ、プロセッサにおける処理も含めたトータルの系
においても遅れ時間を最小化できる。

【００３３】次に、本発明の第８の実施例である入出力
装置を図８に示す。本実施例の入出力装置は、前述した
第３の実施例の構成のなかの入力デバイス７Ａ及び出力
デバイス７ＢにそれぞれＡ／Ｄ変換器７Ｃ及びＤ／Ａ変
換器７Ｄを採用した例である。さらに、本実施例の入出
力装置は、アドレスデコーダ５のアドレス空間に割り付
けられシーケンサ６に内蔵されデータの変換指示を出す
コマンドレジスタ４と、前記Ａ／Ｄ変換器７ＣにＯｐア
ンプ１８を介して接続され前記シーケンサ６からの切り
換え信号１７と複数個のコネクタ１９からのデータを受
けるマルチプレクサ９と、前記Ｄ／Ａ変換器７ＤにＯｐ
アンプ１８を介して接続されたコネクタ２０を含んで構
成されている。

【００３４】シーケンサ６はタイミング信号１５とコマ
ンドレジスタ４の内容をもとにＡ／Ｄ変換器７Ｃ及びＤ
／Ａ変換器７Ｄに対し変換開始リクエスト信号１４を順
次発行すると共に、それに同期してシーケンサ６はコマ
ンドレジスタ４の内容に従い、マルチプレクサ９に対し
入力切り替え信号１７を出力する。

【００３５】本実施例によるＡ／Ｄ・Ｄ／Ａ入出力タイ
ミングチャートを図９に示す。マルチプレクサ９及びＡ
／Ｄ変換器７Ｃは、コマンドレジスタ４の内容に従って
シーケンサ６に制御され、入力切り換えとＡ／Ｄ変換７
Ｃとデータのラッチが並列に行われるパイプラインモー
ドで常時作動させられている。図９の中の記号ａの時点
での入力データ上のアナログデータが記号ｄでプロセッ
サにハンドリングされるまでには、シーケンサ６により
制御されたマルチプレクサ９及びＯＰアンプ１８でイン
ターフェイスされ、記号ｂでＡ／Ｄ変換器７Ｃに入力さ
れてディジタルデータに変換される。このデータは記号
ｃで入力データ毎の入力データレジスタ３Ａにラッチさ
れ、記号ｄでプロセッサ１にハンドリングされる。この
間、プロセッサは特にＡ／Ｄ変換器７Ｃを意識すること
無く、あたかもメモリに対するアクセスと同様に対応す
るアドレスをアクセスするだけでデータをハンドリング
できる。また、プロセッサ１はＩ／Ｏバス２に対するア
クセス要求のみでＤ／Ａ変換器７Ｄにデータを送ること
ができ、記号ｅの時点でアクセスされたデータは記号ｆ
でアナログ出力に反映される。上記のタイミングチャー
トのように、本実施例による入出力装置を採用すれば、
次から次へとデータがハンドリングされ、プロセッサ１
のリアルタイムを必要とする系における遅れ時間が極小
化できる。

【００３６】

【発明の効果】本発明によれば、プロセッサによる処理
とデータ転送経路とを合わせたアクセスのトータルの系
においても遅れ時間を最小化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の入力装置のブロック図
である。

【図２】本発明の第２の実施例の出力装置のブロック図
である。

【図３】本発明の第３の実施例の入出力装置のブロック
図である。

【図４】本発明の第４の実施例の入力装置のブロック図
である。

【図５】本発明の第５の実施例の入力装置のブロック図
である。

【図６】本発明の第６の実施例のデータ変換機構を配置
した入力装置のブロック図である。

【図７】本発明の第７の実施例のデータ変換機構を配置
した出力装置のブロック図である。

【図８】本発明の第８の実施例のＡ／Ｄ・Ｄ／Ａ変換器
を配置した入出力装置のブロック図である。

【図９】本発明の第８の実施例のＡ／Ｄ・Ｄ／Ａ変換器
を配置した入出力装置のＡ／Ｄ・Ｄ／Ａ入出力のタイミ
ングチャート図である。

【図１０】本発明の第１の実施例の入力装置のクロック
同期機構の動作タイミングチャート図である。

【図１１】本発明の第１の実施例の入力装置のクロック
同期機構の動作タイミングチャート図である。

【符号の説明】

１ プロセッサ ２ Ｉ／Ｏバス ２Ａ データバス ２Ｂ アドレスバ
ス ２Ｃ データバス ２Ｄ データバス ３Ａ 入力データレジスタ ３Ｂ 出力データ
レジスタ ４ コマンドレジスタ ５ アドレスデコ
ーダ ６ シーケンサ ７Ａ 入力デバイ
ス ７Ｂ 出力デバイス ７Ｃ Ａ／Ｄ変換
器 ７Ｄ Ｄ／Ａ変換器 ８ クロック同期
機構 ９ マルチプレクサ １０ データ変換
機構 １１ データ １２ クロック信
号 １３ アクノリッジ信号 １４ リクエスト
信号 １５ タイミング信号 １６ ラッチ信号 １７ 切り換え信号 １８ Ｏｐアンプ １９ 入力コネクタ ２０ 出力コネク
タ

フロントページの続き (56)参考文献 特開 昭62−15648（ＪＰ，Ａ) 特開 昭57−111720（ＪＰ，Ａ) 特開 昭51−96251（ＪＰ，Ａ) 特開 昭61−180357（ＪＰ，Ａ) 特開 平５−197676（ＪＰ，Ａ) 特開 平４−369063（ＪＰ，Ａ) 特開 昭62−95655（ＪＰ，Ａ) 特開 昭57−182837（ＪＰ，Ａ) 特開 昭57−127228（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/10

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 プロセッサに接続され、外部から入力さ
   れるデータを前記プロセッサがアクセス可能なデータと
   する入力デバイスを含んでなる入力装置において、入力
   されたデータをラッチする入力データレジスタと、前記
   入力デバイスのデータを前記入力データレジスタにラッ
   チするタイミングを制御するシーケンサと、前記プロセ
   ッサのアクセスタイミングを規定するクロック信号と前
   記入力デバイスがデータを受け取ったことを示すアクノ
   リッジ信号とを同期してタイミング信号を生成して前記
   シーケンサに出力するクロック同期機構とを備え、前記
   シーケンサは入力される前記タイミング信号に同期して
   前記入力デバイスにリクエスト信号を出力すると共に、
   前記入力データレジスタに入力データをラッチするラッ
   チ信号を出力することを特徴とする入力装置。
2. 【請求項２】 プロセッサに接続され、前記プロセッサ
   からアクセスされたデータを外部に出力する出力デバイ
   スを含んでなる出力装置において、前記出力デバイスへ
   のデータをラッチする出力データレジスタと、該出力デ
   ータレジスタのデータを前記出力デバイスにラッチする
   タイミングを制御するシーケンサと、前記プロセッサの
   アクセスタイミングを規定するクロック信号と前記出力
   デバイスのデータが送出されたことを示すアクノリッジ
   信号とを同期してタイミング信号を生成して前記シーケ
   ンサに出力するクロック同期機構とを備え、前記シーケ
   ンサは入力される前記タイミング信号に同期して前記出
   力データレジスタのデータを前記出力デバイスにラッチ
   するリクエスト信号を出力することを特徴とする出力装
   置。
3. 【請求項３】プロセッサに接続され、外部から入力され
   るデータを前記プロセッサがアクセス可能なデータとす
   る入力デバイスと前記プロセッサからアクセスされたデ
   ータを外部に出力する出力デバイスとを含んでなる入出
   力装置において、前記入力デバイスのデータをラッチす
   る入力データレジスタと、前記出力デバイスへラッチす
   るデータが保持される出力データレジスタと、前記入力
   デバイスのデータを前記入力データレジスタにラッチす
   るタイミングと前記出力データレジスタのデータを前記
   出力デバイスにラッチするタイミングを制御するシーケ
   ンサと、前記プロセッサのアクセスタイミングを規定す
   るクロック信号と前記入力デバイスがデータを受け取っ
   たことを示す第１のアクノリッジ信号とを同期して第１
   のタイミング信号を生成して前記シーケンサに出力する
   と共に、前記クロック信号と前記出力デバイスのデータ
   が送出されたことを示す第２のアクノリッジ信号とを同
   期して第２のタイミング信号を生成して前記シーケンサ
   に出力するクロック同期機構とを備え、前記シーケンサ
   は入力される前記第１のタイミング信号に同期して前記
   入力デバイスにリクエスト信号を出力すると共に前記入
   力データレジスタに入力データをラッチするラッチ信号
   を出力し、入力される前記第２のタイミング信号に同期
   して前記出力データレジスタのデータを前記出力デバイ
   スにラッチするリクエスト信号を出力することを特徴と
   する入出力装置。
4. 【請求項４】 前記入力デバイスと前記入力データレジ
   スタとを対応させて複数組み設けられてなることを特徴
   とする請求項１に記載の入力装置。
5. 【請求項５】 前記出力デバイスと前記出力データレジ
   スタとを対応させて複数組み設けられてなることを特徴
   とする請求項２に記載の出力装置。
6. 【請求項６】 複数の入力データに対応させて前記入力
   データレジスタを複数個設けると共に、前記複数の入力
   データの１つの入力データを選択して前記入力デバイス
   に入力させるマルチプレクサを設け、前記シーケンサは
   前記入力デバイスのデータを前記入力データレジスタに
   ラッチするタイミングと同期して前記マルチプレクサを
   切り替え、前記入力デバイスのデータを前記選択された
   入力データに対応する前記入力データレジスタにラッチ
   することを特徴とする請求項１または４に記載の入力装
   置。
7. 【請求項７】 複数の出力データに対応させて前記出力
   データレジスタを複数個設けると共に、前記複数の出力
   データレジスタから１つの出力データを選択し出力させ
   るマルチプレクサを設け、前記シーケンサは前記出力デ
   バイスにラッチするタイミングと同期して前記マルチプ
   レクサを切り替えて前記出力データレジスタからのデー
   タを前記選択された出力データに対応する前記出力デバ
   イスにラッチすることを特徴とする請求項２または５に
   記載の出力装置。
8. 【請求項８】 前記入力デバイスからのデータを前記プ
   ロセッサの演算処理可能なデータの形態に変換するデー
   タ変換機構を前記入力デバイスと前記入力データレジス
   タの間に配置したことを特徴とする請求項１、４及び６
   に記載のうち、いずれか１項に記載の入力装置。
9. 【請求項９】 前記プロセッサによって前記出力データ
   レジスタにアクセスされたデータを前記出力デバイスが
   要求するデータの形態に変換するデータ変換機構を前記
   出力デバイスと前記出力データレジスタの間に配置した
   ことを特徴とする請求項２、５及び７に記載のうち、い
   ずれか１項に記載の出力装置。