JPS6249570A

JPS6249570A - 画像処理装置

Info

Publication number: JPS6249570A
Application number: JP19011185A
Authority: JP
Inventors: Masami Taoda; 政美垰田; Tadanobu Kamiyama; 神山　忠信; Masayuki Sugano; 菅野　雅之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-08-29
Filing date: 1985-08-29
Publication date: 1987-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、メモリの特定の領域のみのアクセスを可能
とするクリッピング機能を有する画像処理装置に関する
。

［発明の技術的背景］近年、パーソナルコンピュータ、ワークステーション、
画像ファイル装置等の分野ではディスプレイ表示におい
てマルチウィンドウ機能を要求するものか多くなってき
ている。このような、マルチウィンドウ機能を実現する
にはクリッピング機能が必要となる。このクリッピング
機能とはメモリの内容を書き換える領域、つまりクリッ
ピング領域を指定することにより、クリッピング領域内
のアドレスおよびデータを入力された場合はメモリの内
容を新たに書き換え、またアドレスがクリッピング領域
外である場合はメモリの書き換えを行なわない機能であ
る。

従来のクリッピング機能を有する画像処理装置としては
、たとえば第１８図に示すようなものが知られている。

この画像処理装置は、全システムの制御を行なう中央処
理装置ｃｐｕｉｏｏと、プログラム、編集情報等を記憶
するメインメモリ１０１と、画像情報を読みとるスキャ
ナ１０２と、画像情報のハードコピーをとるプリンタ１
０３と、表示メモリ部１０４と、表示部１０５とこれら
を結合するシステムバス１０６とよりその要部が構成さ
れている。

また表示メモリ部１０４は、表示部１０５に表示される
画像情報が記憶されるビットマツプ表示メモリ１０４１
と、表示アドレスを発生し表示の制御を行なう表示制御
部１０４２と、表示メモ１月０４１のデータ処理用アド
レスを発生するアドレス発生部１０４３と、アドレスの
制御を行なうアドレス制御部１０４４と、クリッピング
領域内、外を表すＷＮＤ信号１０４５を出力するクリッ
ピング制御部１０４６と、表示メモリのライト制御を行
なうライト制御部１０４７と、表示メモリの画像情報と
入力画像情報との間でデータ処理を行なうデータ処理部
１０４８と、システムバス１０６とのインターフェイス
を行なうインターフェイス部１０４９とより構成されて
いる。

次に、この従来の画像処理装置におけるクリッピング動
作を説明する。すなわちスキャナ１０２より読みとられ
た画像情報が、表示メモリ１０４１のある領域のみに書
き込まれる場合を考える。

第１９図に示すように、表示メモリの空間Ｆ４をＸ方向
はＯ≦Ｘ≦Ｘ、Ｘ方向はＯ≦ｙ≦Ｙとする。次にクリッ
ピング領域Ｃ４は、Ｘアドレス入力　ＸＥ　（０≦ＸＩ
≦ＸＥ≦Ｘ）、ｙアドレス入力　ＹＥ　（０≦Ｙｌ≦Ｙ
Ｅ≦Ｙ）で表される。ここで第１８図におけるクリッピ
ング制御部１０４６には、クリッピング領域を示すＸＩ
、ＸＥ、ＹＩ、ＹＥの４つのパラメータがセットされる
。

次に、アドレス発生部１０４３にはスキャナ１０２と同
じメモリ空間のアドレスが発生されるようにパラメータ
がセットされる。ここでは説明を簡単にするために、ス
キャナ１０２より読みとられた画像情報の空間は、表示
メモリ１０４１の空間と同じであるとする。すなわち、
アドレス発生部１０４３によりＸ方向はＯ〜Ｘまで、Ｘ
方向はＯ’−Ｙまでのアドレスが発生される。また、こ
こでスキャナ１０２より読みとられた画像情報は、８ビ
ツトつまりバイ１〜単位でおるとする。したがってアド
レス発生部１０４３において発生されるアドレスは、ス
キャナ１０２より出力される画像情報と同期してバイト
単位で発生される。こうしてスキャナ１０２において、
テレビスキャンと同様の走査が行なわれ、画像情報が出
力される。

次に表示メモリ部１０４において以下のような処理が行
なわれる。まず、この画像情報に対してデータ処理部１
０４８によりデータ処理が施され、表示メモリ１０４１
に入力される。一方、アドレス発生部１０４３により、
この画像情報に対応するアドレスが出力され、表示メモ
リ１０４１のアドレス入力に、アドレス制御部１０４４
を介して入力される。また、このアドレスはクリッピン
グ制御部１０４６にも入力され、このクリッピング制御
部１０４６においては、あらかじめ与えられているクリ
ッピングパラメータＸＬ　ＸＥ、ＹＩ、ＹＥとの比較が
行なわれ、ＸアドレスがＸＩ≦Ｘ≦ＸＥでかつ、ｙアド
レスがＹＩ≦ｙ≦ＹＥでクリッピング領域内Ｃ４のアド
レスである場合には、ＷＮＤ信号１０４５がイネーブル
としてライト制御部１０４７に与えられ、画像情報の書
き込みが行なわれる。反対に、クリッピング領域外のア
ドレスである場合には、ＷＮＤ信号１０４５がディスネ
ーブルとしてライト制御部１０４７に与えられ、画像情
報の書き込みが禁止される。このようにして、全メモリ
エリアに対し走査が行なわれ、クリッピング領域Ｃ４に
画像情報が占ぎ込まれる。

以上のようにこの画像処理装置においては、クリッピン
グ機能は表示メモリ部１０４により実現されている。

［背景技術の問題点］しかしながら、このような画像処理装置においては、前
述したようにアドレス発生部１０４３によりバイト単位
でアドレスが発生され、バイト単位のアクセスが行なわ
れているので、クリッピングパラメータＸＩ、ＸＥがビ
ットアドレスで設定され、そのアドレスが１バイトの先
頭ビットでない場合には、第２０図に示されるようにク
リッピング領域が次のバイトの先頭ビットで指定される
領域Ｃ５にずれてしまうという問題があった。

これを解決するためにはクリッピング領域の設定をバイ
ト単位にすることが考えられるが、この方法では、ビッ
トマツプメモリを生かした１ビット単位のクリッピング
領域の設定が不可能となるという難点がある。

一部表示メモリ１０４１に対するアクセスをビット単位
で行なうことも考えられるが、この方法では書き込み速
度がバイト単位のアクセスの場合の８分の１の速度とな
るという難点がある。

以上ここでは、表示メモリの場合について述べたが、表
示メモリに限らず画像情報を扱うメモリに関しては同様
な問題が存在する。

このように、従来の画像処理装置においては、ビット単
位のクリッピング領域を設定し、かつこの領域を高速に
アクセスすることが困難であるという問題点があった。

［発明の目的］この本発明は上記の事情に対処してなされたもので、ビ
ット単位のクリッピング領域の設定がなされ、かつこの
領域を高速にアクセスすることが可能な画像処理装置を
提供することにある。

［発明の概要］本発明は第１図に示すように、画像情報を記憶する画像
情報記憶手段２００と、この画像情報記憶手段に対して
クリッピング処理を施すクリッピング処理手段３００と
、このクリッピング処理手段３ＯＯを介して前記画像情
報記憶手段２００への情報の入出力を制御する転送手段
４００とから成る画像処理装置において、前記画像情報
記憶手段２００に対してアドレスを発生さけるアドレス
発生手段５００と、前記画像情報記憶手段２００内に特
定の領域を設定する領域設定手段６００と、前記アドレ
スがこの領域領域設定手段６００により設定された領域
内にあるか否かを示すウィンドウ信号を発生する第１の
信号発生手段７００と、前記アドレスが前記領域設定手
段６００により設定された領域の境界上であるか否かを
示すエツジ信号を発生する第２の信号発生手段８００と
を具備し、少なくとも前記アドレス発生手段５００、前
記第１および第２の信号発生手段７００．８００とを、
前記画像情報記憶手段２００とは独立に設け、前記第１
および第２の信号発生手段７００．８００からのウィン
ドウ信号およびエツジ信号により前記クリッピング処理
手段３００においてクリッピング処理を実行することに
より、特定領域の指定をビット単位で行なうことができ
、かつこの領域へのアクセスを高速に行なうことができ
るようにしたものである。

［発明の実施例］以下、本発明を図面を参照して詳細に説明する。

第２図は本発明の一実施例の概略構成図である。

この画像処理装置は、装置全体を制御し、編集処理等を
プログラム制御するＣＰＵ１およびＣＰＵメモリ２と、
他のシステムと接続する際使用されるインターフェイス
３と、２次元アドレスを発生する２次元アドレスジェネ
レータ４．５と、ディスプレイ装置への表示を制御する
ディスプレイコントローラ６と、表示用の画像情報が記
憶された表示メモリ７と、すべての画像情報が記憶され
た画像バッファメモリ８と、画像の回転変換を行なう縦
横変換回路９と、バス伝送路の切換制御を行なう画像バ
ス切換制御回路１０と、画像の拡大縮小を行なう拡大縮
小回路１１と、文字を生成する文字発生回路１２と、ス
キャナプリンタの入出力制御を行なうスキャナプリンタ
インターフェイス１３と、他の通信制御機器と接続され
る圧縮伸縮回路１４と、入出力手段としてのディスプレ
イ装置１５、スキャす１６およびプリンタ１７とを備え
、以上の各モジュールがデータ、アドレス、制御信号の
送受信の行なわれるＣＰＵバス２０と、メモリアドレス
、メモリデータ、メモリコントロールの各バス２１．２
２．２３．２４．２５．２６と、画像データ、画像コン
トロールの各バス２７．２８．２９．３０とにより結合
されて構成されている。

この画像処理層においては、スキャナ１６で走査された
画像情報はスキャナプリンタインターフェイス１３を介
して装置内に取り込まれ、画像データバス２７、画像バ
ス切換制御回路１０、メモリデータバス２２を通り、画
像バッファメモリ８に格納される。この画像バッファメ
モリ８に格納された画像情報は、編集処理等が行なわれ
た後、前と逆の経路でスキャナプリンタインターフェイ
ス１３に送られ、プリンタ１７にハードコピーとして出
力される。

あるいはこの画像情報は、画像バッファメモリ８からメ
モリデータバス２２、画像バス切換制御回路１０、画像
データバス２７、拡大縮小回路１１、画像データバス２
９、画像バス切換制御回路１０、メモリデータバス２５
へと順次送られ、画像が拡大または縮小されて表示メモ
リ７に格納され、さらにディスプレイコントローラ６を
介してディスプレイ装置１５の画面に拡大または縮小さ
れた画像として表示される。

ざらに拡大や縮小が不要な場合は、拡大縮小回路１１を
通らないで直接画像バッファメモリ８からメモリデータ
バス２２、画像バス切換制御回路１０、メモリデータバ
ス２５を介して表示メモリ７に送られる。

また、逆に表示メモリ７から画像バッファメモリ８へ、
あるいは画像バッフ１メモリ８から画像バッファメモリ
８へ、または表示メモリ７から表示メモリ７へも前述と
同様にして画像転送が行なわれる。

ざらに、画像の回転は縦横変換回路９を通ることによっ
て行なわれ、文字、記号および図形等の画像を画像バッ
ファメモリ８または表示メモリ７に出き込む場合には、
文字発生回路１２から前述と同様にして各メモリに文字
等の画像情報が送られる。

なお圧縮伸張回路１４は、図示していない他の通信制御
機器（たとえばファクシミリ、ワープロ、光デイスク装
置、ＬＡＮ等）からの画像を入出力する際に動作するも
のである。

ざらに２次元アドレスジェネレータ４および２次元アド
レスジェネレータ５は、画像バッファメモリ８および表
示メモリ７のアクセス制御を行なうもので、具体的には
各メモリへアドレスを供給するものである。

すなわち、前述した画像転送を行なう場合、画像バス切
換制御回路１０、拡大縮小回路１１、文字発生回路１２
、スキャナプリンタインターフェイス１３および圧縮伸
張回路１４は、画像情報のリードおよびライトを行なう
制御クロックと画像情報とのみを、画像データバス２７
と画像コントロールバス２８に、または画像データバス
２０と画像コントロールバス３０に入出力するだけでよ
く、画像バッフアメモリ８ヤ表示メモリ７のアクセス制
御を行なう必要はない。

このとき２次元アドレスジェネレータ４．５は前述した
各モジュールからの制御クロックに基づき、各メモリへ
のアドレスを発生させ、各モジュールがメモリの任意の
領域をアクセスできるようにしている。この場合、各２
次元アドレスジェネレータ４．５はメモリ内の画像を領
域ごとに処理できるように、領域のＸ座標、Ｙ座標で示
されるような２次元アドレスを発生させるものである。

次に第３図に示すように、画像バッファメモリ８に格納
された第３図（Ａ）の画像情報Ｆ１を表示メモリ７に格
納された第３図（Ｂ）の画像情報Ｆ２のエリアに転送し
、この際表示メモリ７のクリッピング領域〈第３（Ｂ）
のＣ＋）のみの書き換えを行ない、第３図（Ｃ）に示す
ような画像情報Ｆ２に変更するという編集処理を行なう
際のこの画像処理装置の動作を、第４図のフローチャー
トにしたがって説明する。

まず、２次元アドレスジェネレータ４に対して、これが
画像バッファメモリ８用のアドレスジェネレータとして
第３図（Ａ＞のメモリ領域Ｆ１をアクセスできるように
パラメータがセットされる。

次に、２次元アドレスジェネレータ５に対して、これが
表示メモリ７用のアドレスジェネレータとして、第３図
のメモリ領域Ｆ２をアクセスできるようにパラメータが
セットされるとともに、クリッピング領域Ｃ１を表すパ
ラメータがセットされる。一方表示メモリ７ではクリッ
ピング領域Ｃ１のエツジ用マスキングパラメータがセッ
トがされる。ざらに、縦横変換回路９、画像バス切換制
御回路１０に対しても必要なパラメータがセットされる
（ステップ３０１）。

すべての回路に対しパラメータがセットされた後、２次
元アドレスジェネレータ４より画像バッファメモリ８用
のアドレスが出力され（ステップ３０２）、このアドレ
スと読み出しクロックにより、画像バッファメモリ８よ
り画像データが読み出され、画像バス切換制御回路１０
、メモリデータバス２５を介して表示メモリ７へ画像デ
ータが入力される（ステップ３０３）。

同時に２次元アドレスジェネレータ５により表示メモリ
７のアドレスが発生され、メモリアドレスバス２４を介
して表示メモリ７に入力される。さらに、２次元アドレ
スジェネレータ５においてクリッピング制御信号が生成
され、メモリコントロールバス２６を介して表示メモリ
７に入力される（ステップ３０４）。

以上のデータがそろったところで、書き込みクロックに
より、表示メモリ７内に、アドレス、画像データ、クリ
ッピング制御信号がラッチされる（ステップ３０５）。

表示メモリ１においては、クリッピング制御信号により
クリッピング領域のどの部分がアクセスされているのか
が判断され（ステップ３０６）、クリッピング領域外の
場合には、後述する第１４図に示される処理に移行し、
表示メモリの書き換えが行なわれずに、次のアドレスの
処理が行なわれ（ステップ３０７）　、クリッピング領
域の左エツジ、右エツジおよびクリッピング領域内がア
クセスされている場合には、後述する第１１．１２．１
３図に示される処理に移行しくステップ３０８．３０９
．３１０）　、それぞれに応じたマスキングパラメータ
が生成され、表示メモリの書き換えが行なわれる。

前記の動作がメモリ領域全体に対して行なわれると編集
処理を終了しくステップ３１１）、第３図（Ｃ）の画像
情報が表示メモリ７上に生成される。

このようにしてクリッピング領域の指定は、マスキング
パラメータによりビット単位で行なうことができる。

以下、さらに詳細に各部の構成および動作について説明
する。

第５図は、この実施例における２次元アドレスジェネレ
ータ４および２次元アドレスジェネレータ５の概略構成
図である。

この２次元アドレスジェネレータ４．５は、アドレスを
発生するアドレス発生部４０と、クリッピング制御信号
が生成されるクリッピング制御部４１と、ＣＰＵ　１と
の結合が行なわれ各パラメータが転送されるシステムイ
ンターフェイス４３と、メモリアドレスバス２１．２４
との結合が行なわれアドレスが転送されるインターフェ
イス４４と、メモリコントロールバス２３．２６との結
合が行なわれクリッピング制御信号が転送されるインタ
ーフェイス４５．４６．４７と、２次元アドレスジェネ
レータ全体の制御を行なう制御部４２とより構成される
。

またアドレス発生部４０は、パラメータが格納されるパ
ラメータレジスタ４０１と、２次元アドレスが生成され
るＸアドレス発生器４０２およびＸアドレス発生器４０
３と、この２次元アドレスを１次元アドレスに変換する
２次元−１次元変換器４０４と、この１次元の論理アド
レスを物理アドレスに変換するメモリマツピング部４０
５とからなる。

このアドレス発生部４０にはＣＰＵ　１よりシステムイ
ンターフェイス４３を介してパラメータレジスタ４０１
にアクセス制御に必要なコマンド、Ｘ座標、Ｙ座標に関
するスタートアドレス等のパラメータがセットされる。

これにより、Ｘアドレス発生器４０２、Ｘアドレス発生
器４０３よりそれぞれＸアドレス、Ｙアドレスの２次元
のアドレスが生成される。この２次元のアドレスが２次
元−１次元変換器４０４により１次元のアドレスに変換
され、ざらにメモリマツピング部４０５によりアドレス
の変換が行なわれたのち、インターフェイス４４を介し
てメモリアドレスバス２１またはメモリアドレスバス２
４に出力される。

そしてメモリコントロールバス２３またはメモリコント
ロールバス２６からの制御信号により、制御部４２にお
いて、アドレス発生部４０におけるアドレスのカウント
アツプ等の制御が行なわれ、アドレスが順次生成される
。

クリッピング制御部４１は、クリッピング領域を示すパ
ラメータが格納されたレジスタ４１１．４１２．４１３
．４１４．４１５．４１６と、このパラメータと２次元
アドレスを比較する比較器４１７．４１８．４１９．４
２０．４２１．４２２と、この比較器の出力の論理積を
とるアンドゲート４５１．４５２．４５３とからなる。

このクリッピング制御部４１においてアドレス発生部４
０で発生されたアドレスにより、クリッピング領域内か
アクセスされたかどうかを示すＷＮＤ信号４２５と、ク
リッピング領域の左エツジがアクセスされたかどうかを
示すエツジ信号、ＩＥＧ信＠４２３と、クリッピング領
域の右エツジがアクセスされたかどうかを示すエツジ信
号、ＥＥＧ信号４２４が生成され、インターフェイス４
５．４６．４７を介してメモリコントロールバス２３あ
るいはメモリコントロールバス２６に出力される。

この実施例では、クリッピング領域を示し、さらにクリ
ッピング制御信号を発生させるために６つのパラメータ
が用いられている。すなわち、第５図に示すようにクリ
ッピング領域Ｃ２は２つのｘ、ｙ座標（Ｘ＋　、ｙ＋　
）＝　（ＣＸＩＥ、ＣＹＩ）、（Ｘ２　、ｙ２　）＝　
（ＣＸＥＥ、ＣＹＥ）　により表される。ざらに、クリ
ッピング制御信号の中のエツジ信号が発生される境界帯
領域を表すため、ＣＸＩＩ、ＣＸＥＩの２つのパラメー
タが必要とされる。

そしてこのとき生成されるクリッピング制御信号の生成
条件は第７図に示されるようなものとなる。すなわら、
ＸアドレスをＸＡＤ、ＹアドレスをＹＡＤとすると、ク
リッピング領域内を示すＷＮＤ信号は、ＣＸＩＥ≦ＸＡ
Ｄ≦ＣＸＥＥかつＣＹＩ≦ＹＡＤ≦ＣＹＥのときイネー
ブル状態とされ、左エツジを表すＩＥＧ信号は、ＣＸＩ
Ｉ≦ＸＡＤ≦ＣＸＩＥかつＣＹＩ≦ＹＡＤ≦ＣＹＥのと
きイネーブル状態とされ、右エツジを表すＥＥＧ信号は
、ＣＸＥＩ≦ＸＡＤ≦ＣＸＥＥかつＣＹＩ≦ＹＡＤ≦Ｃ
ＹＥのときイネーブル状態とされる必要がある。

前述した６つのパラメータは、それぞれレジスタ４１１
．４１２、４１３、４１４、４１５、４１６にＣＰＵ１
よりセットされ、比較器４１７．４１８．４１９．４２
０によりＸアドレス発生器４０２およびＹアドレス発生
器４０３から出力されるＸアドレス、Ｙアドレスと比較
が行なわれる。

Ｘアドレス発生器４０２から出力されるＸアドレスバス
Ｄがレジスタ４１１の値よりも太きく（ＸＡＤ≧ＣＸＩ
Ｉ）、レジスタ４１２の値よりも小さく（ＸＡＤ≦ＣＸ
ＩＥ）、Ｙアドレス発生器４０３から出力されるＹアド
レスバスＤがレジスタ４１５よりも大ぎ＜　（ＹＡＤ≦
ＣＹＩ）、レジスタ４１６の値よりも小さい（ＹＡＤ≦
ＣＹＥ）ときには比較器４１７．４１８．４２１．４２
２の出力がすべて′１′となりアンドゲート４５１から
イネーブル状態のＩＥＧ信号が出力される。

同様にしてＣＸＥＩ≦ＸＡＤ≦ＣＸＥＥかつＣＹＩ≦Ｙ
ＡＤ≦ＣＹＥのときにはアンドゲート４５２からイネー
ブル状態のＥＥＧ信号が出力され、ＣＸＩＥ≦ＸＡＤ≦
ＣＸＥＥかつＣＹＩ≦ＹＡＤ≦ＣＹＥのときにはアンド
ゲート４５３からイネーブル状態のＷＮＤ信号が出力さ
れる。

以上のように、２次元アドレスジェネレータ４および２
次元アドレスジェネレータ５により、メモリのアドレス
およびクリッピング制御信号が生成され、バスを介して
指定されたメモリに入力される。

次に表示メモリ７について説明する。第８図は表示メモ
リ７の概略構成図である。

この表示メモリ７は、ＣＰＵ　１との媒介としてのシス
テムインターフェイス７０１と、クリッピング制御信号
、画像データ、アドレスをそれぞれ受信するインターフ
ェイス７０２．７０３．７０４と、システムインターフ
ェイス７０１を介してＣＰＵ　１によりセットされるＩ
ＭＡＳＫレジスタ７０５１よびＥＭＡＳＫレジスタ７０
６と、クリッピング処理を行なうクリッピング処理部７
０７と、メモリへの書き込み制御を行なうライト制御部
７０８と、表示用の画像情報が記憶されたメモリγ１１
とより構成されている。

この表示メモリ７は、ディスプレイ１５に表示する画像
データを記憶する場所であり、さらに、データ処理、ク
リッピング処理等が行なわれる。

またこの実施例におけるメモリ７１１は、第９図に示す
ような１Ｘ１６ＸＺビツト（Ｚ：深ざ方向）のビットマ
ツプ構成となっており、偶数バイトのメモリである１Ｘ
８ＸＺビツトのメモリＡと、奇数バイトのメモリである
’ｌＸ８ＸＺビットのメモリＢとに分離される。したが
って、メモリＡとメモリＢのそれぞれにアドレスが与え
られ、２バイトがアクセスされることにより、任意のア
ドレスから８ビツトをアクセスすることが可能となって
いる。

この表示メモリ７ではまず２次元アドレスジェネレータ
４．５からのアドレスが、インターフェイス７０４を介
して、アドレス制御部７１０１データ処理部７０９、ク
リッピング処理部７０７、ライト制御部７０８に送られ
る。

このアドレス制御部７１０では、２次元アドレスジェネ
レータ４あるいは２次元アドレスジェネレータ５からの
書き込み用のアドレスとディスプレイコントローラ６か
らの表示用のアドレスとの制御が行なわれ、メモリ７１
１のメモリＡおよびメモリＢにそれぞれアドレスが与ら
れる。

またクリッピング制御信号であるＷＮＤ信号４２５、Ｉ
ＥＧ信号４２３、ＥＥＧ信号４２４は、インターフェイ
ス７０２を介してクリッピング処理部７０７に入力され
、このクリッピング処理部７０７によりＩＭＡＳＫレジ
スタ７０５、ＥＭＡＳＫレジスタ７０６にセットされた
クリッピング領域の左エツジのマスクパラメータＩＭＡ
ＳＫ、ｃｉるいは右エツジのマスクパラメータＥＭＡＳ
Ｋから、クリッピング制御信号にしたがってマスクパラ
メータＭＡＳＫが生成され、データ処理部７０９に入力
される。

さらに入力画像データも、インターフェイス７０３を介
してデータ処理部７０９に送られ、ここで画像データの
シフト、現在のメモリ内容との演算、マスク処理等が行
なわれ、実際の書き込み画像データが生成され、メモリ
７１１に書ぎ込まれる。

一方クリッピング制御信号あるいはアドレスに従って、
ライト制御部７０８によりメモリ７１１への書き込み制
御が行なわれる。

以上のようにして、画像データにそれがアクセスされた
アドレス位置により異なった処理が施され、さらに書き
込み画像データが作成されて表示メモリ７に書き込まれ
る。

次に、表示メモリ７におけるクリッピング処理について
説明する。

第１０図に示すように、２次元のメモリＦ３、クリッピ
ング領域Ｃ２において、メモリＦ３のＸ方向のピッ１〜
数は８の１８数であるものとし、クリッピング領域Ｃ２
の左エツジおよび右エツジのバイト境界はそれぞれマス
クパラメータＩＭＡＳＫ。

ＥＭＡＳＫとされ、表示メモリ７のＩＭＡＳＫレジスタ
７０５、ＥＭＡＳＫレジスタ７０６にセットされる。こ
のとき、パラメータにおいて１０Ｔは、クリッピング領
域外を表し、′１′はクリッピング領域内を表すものと
する。

ざらに、表示メモリ７側では、これらのＩＭＡＳＫ、Ｅ
ＭＡＳＫパラメータ８ビットが、メモリのＸ座標におけ
る偶数バイトにセットされたのか、あるいは奇数バイト
にセットされたのかを知る必要があり、この情報もＣＰ
Ｕ１により、クリッピング処理部７０７にセットされる
。

次に、第１１図に示すように入力されたアドレスに対し
てクリッピング制御信号のうちＩＥＧ信号がイネーブル
の場合、すなわちクリッピング領域の左エツジがアクヒ
スされた場合には、ＩＭＡＳＫがセットされた位置が奇
数バイト目か偶数バイト目かの判断が行なわれる（ステ
ップ２００１　）。

これが偶数バイト目であるときにはさらに入力されたア
ドレスが偶数バイトアドレスか奇数バイトアドレスかの
判断が行なわれ（ステップ２００２　）、このアドレス
が偶数バイトアドレスであるときには、１６ビツ１〜の
クリッピング用マスクＣＰＭＫマスクの上位バイトにＩ
ＭＡＳＫが挿入され、下位バイトには１′がセットされ
る（ステップ２００３）。また前記アドレスが奇数バイ
トアドレスであるときにはＣＰＭＫマスクの上位バイト
にＩＭＡＳＫが挿入され下位バイトにはｔ　Ｏ＋がセッ
トされる（ステップ２００４　）。

またＩＭＡＳＫがセットされた位置が奇数バイト目であ
るときには、前と同様に入力されたアドレスが偶数バイ
トアドレスか奇数バイトアドレスかの判断が行なわれ（
ステップ２００５）、このアドレスが偶数バイトアドレ
スであるときにはＣＰＭＫマスクの下位バイトにＩＭＡ
ＳＫが挿入され上位バイトにはＪｏｌがセットされる（
ステップ２００６）。また前記入力アドレスが奇数バイ
トアドレスであるとぎにはＣＰＭＫマスクの下位バイト
にＩＭＡＳＫが挿入され上位バイトには“１′がセット
される（ステップ２００７　）。

このように生成されたＣＰＭＫマスクと後述するアクセ
ス用マスクＡＣＭＫマスクのアンド演算が行なわれてマ
スクＭＡＳＫが生成され（ステップ２００８）　、シフ
ト処理およびマスク処理が行なわれた画像データがメモ
リ７１１に書き込まれる（ステップ２００９　）。

次にクリッピング制御信号としてのＥＥＧ信号がイネー
ブルの場合、すなわちクリッピング領域の右エツジがア
クセスされた場合には、第１２図に示されるようにＥＭ
ＡＳＫがセットされた位置が奇数バイト目か偶数バイト
目かの判断が行なわれ（ステップ２０１０）　、偶数バ
イト目であるときにはざらに入力されたアドレスが偶数
バイトアドレスが奇数バイトアドレスかの判断が行なわ
れ（ステップ２０１１）、このアドレスが偶数バイトア
ドレスであるときにはＣＰＭＫマスクの上位バイトにＥ
ＭＡＳＫが挿入され、下位バイトにはＯ′がセットされ
る（ステップ２０１２　）。また前記アドレスが奇数バ
イトアドレスであるときにはＣＰＭＫマスクの上位バイ
トにＥＭＡＳＫが挿入され、下位バイトには（０１がセ
ットされる（ステップ２０１３）。

またＥＭＡＳＫがセットされた位置が奇数バイト目でお
るときには、入力されたアドレスが偶数バイトアドレス
か奇数バイトアドレスかの判断が行なわれ（ステップ２
０１４）　、このアドレスが偶数バイトアドレスである
ときにはＣＰＭＫマスクの下位バイトにＥＭＡＳＫが挿
入され、上位バイトには１′がセットされ（ステップ２
０１５）、また前記入力アドレスが奇数バイトアドレス
であるときにはＣＰＭＫマスクの下位バイトにＥＭＡＳ
Ｋが挿入され、上位バイトには１′がセットされる（ス
テップ２０１Ｂ）。

このように生成されたＣＰＭＫマスクと後述するＡＣＭ
Ｋマスクのアンド演算が行なわれてマスクＭＡＳＫが生
成され（ステップ２０１７）　、シフト処理およびマス
ク処理が行なわれた画像データかメモリ７１１へ書ぎ込
まれる（ステップ２０１８）。

次にクリッピング制御信号のうちのＷＮＤ信号がイネー
ブルの場合、すなわらクリッピング領域内が指定された
場合には、第１３図において後述するＡＣＭＫマスクを
そのままＭＡＳＫとしくステップ２０１９＞　、シフト
処理およびマスク処理が行なわれた画像データがメモリ
７１１に書き込まれる（ステップ２０２０　）。

そしてＷＮＤ信号がディスネーブルの場合、すなわらク
リッピング領域外がアクセスされた場合には、第１４図
に示されるように、メモリ７１１への画像データの出き
込みは行なわれず（ステップ２０２１）、処理を終了す
る。

このようにして、クリッピング領域の左および右エツジ
が指定された場合には、第１５図（Ａ＞−（Ｈ＞に示さ
れるように、ＩＭＡＳＫもしくはＥＭＡＳＫが偶数バイ
ト目か奇数バイト目か、および入力されたアドレスが偶
数バイトアドレスか奇数バイトアドレスかによって図の
ようなＣＰＭＫマスクが生成される。またクリッピング
領域内およびクリッピング領域外が指定された場合には
第１５図（Ｉ）、（Ｊ）に示されるようなすべて１′ま
たはすべて１０１のＣＰＭＫマスクが生成される。

次に前述したＡＣＭＫマスクについて説明する。

この実施例では、メモリ７１１の書き込みに対し任意の
アドレスからの８ビツトをアクセス可能としているが、
このため実際にはメモリ７１１に対し１６ビツトつまり
２バイトのデータの読みだし、および書き込みが行われ
ている。したがって１６ビツト中のアクセスされている
８ビツトのみに、データ処理を施した画像データが書き
込まれる必要がある。

そこで、第１６図に示すように、２次元アドレスジェネ
レータ４、あるいは２次元アドレスジェネレータ５から
のビットアドレスにより、マスクパラメータＡＣＭＫマ
スクを生成する。このときのＡＣＭＫマスク１６ビツト
は、アクセスされた８ビツトを′１′とし、他を′０′
とし、アクセスアドレスが偶数バイトアドレスであれば
、偶数バイトを上位バイト、奇数バイトを下位バイトと
してＡＣＭＫマスクを生成する。また、アクセスアドレ
スが奇数バイトアドレスである場合も同様に、奇数バイ
トを下位バイト、偶数バイトを上位バイトしてＡＣＭＫ
マスクを生成する。

以上のようにして生成されたＡＣＭＫマスクに対して前
述したようにＣＰＭＫのアンド演算を行ない（ステップ
２００９、ステップ２０１７）　、マスキングパラメー
タＭＡＳＫを生成する。

すなわち、第１７図に示すように、アクセスアドレスが
クリッピング領域外の場合、実際にはＭＡＳＫはすべて
′０′となり、クリッピング領域の左エツジおよび右エ
ツジがアクセスされた場合は、ＣＰＭＫ、ＡＣＭＫマス
クのＡＮＤをとったものがＭＡＳＫとなり、クリッピン
グ領域内の場合はＭＡＳＫはＡＣＭＫマスクとなる。

したがってデータ処理部７０９においては、マスキング
パラメータＭＡＳＫにより、ｔｏｌのビットに対しては
メモリ７１１から読みだされた画像データがそのままセ
ットされることにより、メモリの内容は変更されず、Ｍ
ＡＳＫが“１′であるビットに対してのみ、データ処理
部において入力画像データが演算された結果がセットさ
れて、メモリ７１１の内容が書き換えられる。以上が表
示メモリ７のクリッピング処理である。

以上のようにして２次元アドレスジェネレータ４あるい
は２次元アドレスジェネレータ５のアドレス発生部４０
により生成されたアドレスと、クリッピング制御部４１
により生成されたクリッピング制御信号とより、表示メ
モリ７においてマスキングパラメータが生成され、ビッ
ト単位のクリッピングが可能となる。

またこの実施例では、クリッピング制御部とメモリ部を
独立に設けたことにより、クリッピング制御部はメモリ
部の構成に依存することなく構成できる。

さらに、３つのクリッピング制御信号をアドレスやデー
タと同様にバス上に乗せたことにより、メモリ部ごとに
個々のメモリ部の仕様に合わせたクリッピング制御部を
持つ必要がなく、複数のメモリ部に対し、一つのクリッ
ピング制御部で対応可能である。したがって、これによ
り高速かつ正確なりリッピング処理が可能となる。

なお、この実施例のスキャンプリンタインターフェイス
１３や圧縮伸張回路１４も、画像データバス２９、画像
コントロールバス３０に接続することができる。これに
より、すべての回路が二系統の画像バスおよびメモリに
接続され、各々が画像バッファメモリ８、表示メモリ７
においているバスを使用してアクセス可能となり、シス
テム全体が高速化され、かつ柔軟性が増す。

また、逆にこれらの各モジュールをいずれか一方の画像
バスおよびメモリバスに接続して１系統のバス構成とす
ることもできる。

ざらに、２次元アドレスジェネレータを１つのモジュー
ルで構成し、その内部で２系統のメモリ（画像バッファ
メモリ８と表示メモリ７または転送元のメモリと転送先
のメモリ）のアクセス制御を行なうこともできるし、逆
に２次元アドレスジェネレータを３個以上のモジュール
で構成して、高速化をはかり、柔軟性を増すこともでき
る。また、メモリは表示メモリ７、画像バッファメモリ
８の２つのメモリモジュールで構成する必要はなく、３
個以上とすることも、１つとすることもできる。

なお、２次元アドレスジェネレータにクリッピング制御
部４１をもつ必要はなく、分離することも可能である。

また、この実施例において、クリッピング制御信号の中
のＩＥＧ信号およびＥＥＧ信号を生成するパラメータと
してＣＸＩＩ、ＣＸＥＩというビットアドレスを用いた
が、ビットアドレスである必要はなく、クリッピング領
域を表すＣＸＩＥおよびＣＸＥＥのビットアドレスから
の変位値とすることもできる。すなわちエツジ信号（Ｉ
ＥＧ信号、ＥＥＧ信号〉を発生するための領域が示され
ていればよい。

ざらに、この実施例ではクリッピング処理部は表示メモ
リ７に実装されていたが、メモリは表示メモリである必
要はなく、画像バッファメモリ８に対してもクリッピン
グ処理部等を設けることにより、表示メモリ７と同様に
２次元アドレスジェネレータのクリッピング制御部から
出力されるクリッピング制御信号（ＷＮＤ信号、ＩＥＧ
信号、ＥＥＧ信号）によりビット単位のクリッピングが
可能である。

またクリッピング処理が行われるメモリモジュールのメ
モリ構成は、この実施例に限定されるものではなく、ど
のような構成でもよく、また、メモリに対するアクセス
も、任意の８ビツトでも１６ビツトでもよく、クリッピ
ング制御部４１におけるクリッピングパラメータを変更
することにより、どのようなメモリ構成およびアクセス
に対しても対応できる。ざらに、メモリ部におけるマス
キングパラメータＩＭＡＳＫ、ＥＭＡＳＫも８ビツトで
ある必要はなく、メモリモジュールの構成等に合わせて
設定することができる。

［発明の効果］以上詳細に説明したように、本発明によれば、メモリ側
はクリッピング制御部からくる３つのクリッピング制御
信号をみることにより、クリッピング領域内であるか、
クリッピング領域外であるか、あるいはクリッピング領
域の左エツジがアクセスされているのか、右エツジがア
クセスされているのかを知ることができ、これによ−り
それぞれの場合に応じたクリッピング処理を施すことが
できるので、アクセスビット数に依存することなくビッ
ト単位のクリッピングが可能となり、アクセスビット数
を増やすことにより高速アクセスが可能となる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例に係わる画像処理装置の概略構成図、第３
図は同実施例において画像転送を行なう際のメモリ内容
と領域を示す図、第４図は同実施例のクリッピング動作
を示すフローチャート図、第５図は同実施例における２
次元アドレスジェネレータの概略構成図、第６図はメモ
リ領域におけるクリッピング領域とそのパラメータを示
す図、第７図はクリッピング制御信号のイネーブル条件
を示す図、第８図は同実施例における表示メモリの概略
構成図、第９図は表示メモリのメモリ構成を示す図、第
１０図は表示メモリとマスクパラメータＩＭＡＳＫ、Ｅ
ＭＡＳＫとの関係を示す図、第１１図ないし第１４図は
クリッピング領域別の処理フローを示すフローチャート
図、第１５図はクリッピング用マスクＣＰＭＫマスクの
構成を示す図、第１６図はアクセス用マスクＡＣＭＫマ
スクの構成を示す図、第１７図はアクセスアドレスによ
るクリッピング制御信号の状態およびマスキングパラメ
ータＭＡＳＫの内容を示す図、第１８図は従来の画像処
理装置の概略構成図、第１９図は従来例におけるクリッ
ピング領域を示す図、第２０図は従来例における画像転
送後の状態を示す図である。２００・・・・・・・・・画像情報記憶手段３００・・
・・・・・・・クリッピング処理手段４００・・・・・
・・・・転送手段５００・・・・・・・・・アドレス発生手段６００・・
・・・・・・・領域設定手段７００・・・・・・・・・
第１の信号発生手段８００・・・・・・・・・第２の信
号発生手段（Ａ’）第３図第４図第６図箔９図第υ図第１４図（ｆ）　　匡平ヌエ＝＝コ　　Ａ＆　　　　奇歌第１５
図第１８図第１７図第１８図Ｑ第り図二　　Ｘユ・第巴図日

Claims

【特許請求の範囲】

（１）画像情報を記憶する画像情報記憶手段と、この画
像情報記憶手段に対してクリッピング処理を施すクリッ
ピング処理手段と、このクリッピング処理手段を介して
前記画像情報記憶手段への情報の入出力を制御する転送
手段とから成る画像処理装置において、前記画像情報記憶手段に対してアドレスを発生させるア
ドレス発生手段と、前記画像情報記憶手段内に特定の領域を設定する領域設
定手段と、前記アドレスがこの領域設定手段により設定された領域
内にあるか否かを示すウィンドウ信号を発生する第１の
信号発生手段と、前記アドレスが前記領域設定手段により設定された領域
の境界上であるか否かを示すエッジ信号を発生する第２
の信号発生手段とを具備し、少なくとも前記アドレス発
生手段、前記第１および第２の信号発生手段とを、前記
画像情報記憶手段とは独立に設け、前記第１および第２
の信号発生手段からのウィンドウ信号およびエッジ信号
により前記クリッピング処理手段においてクリッピング
処理を実行して成ることを特徴とする画像情報処理装置
。
（２）画像情報記憶手段とクリッピング処理手段を一体
化して構成し、かつ複数個設けると共に、これらをバス
を介して第１および第２の信号発生手段に接続して成る
ことを特徴とする特許請求の範囲第１項記載の画像情報
処理装置。