JPS6324368A - イメ−ジメモリのアクセス回路 - Google Patents
イメ−ジメモリのアクセス回路Info
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- JPS6324368A JPS6324368A JP15542586A JP15542586A JPS6324368A JP S6324368 A JPS6324368 A JP S6324368A JP 15542586 A JP15542586 A JP 15542586A JP 15542586 A JP15542586 A JP 15542586A JP S6324368 A JPS6324368 A JP S6324368A
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- 238000000034 method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画面表示装置やブリンクなどで使われる画像
情報をドツト単位でビットマツプ形式で記憶するイメー
ジメモリのアクセス回路に関する。
情報をドツト単位でビットマツプ形式で記憶するイメー
ジメモリのアクセス回路に関する。
イメージメモリは、画像データを記憶するためのメモリ
であり、画面のドツトデータをビットマツプ形式で記憶
している。
であり、画面のドツトデータをビットマツプ形式で記憶
している。
現在、イメージメモリはパーソナルコンピュータやワー
ドプロセッサなど小型ＯＡ（オフィス・オートメーショ
ン）機器等に使われており、需要は年々増加するものと
みられ、より性能の良いイメージメモリが求められてい
る。
ドプロセッサなど小型ＯＡ（オフィス・オートメーショ
ン）機器等に使われており、需要は年々増加するものと
みられ、より性能の良いイメージメモリが求められてい
る。
イメージメモリの論理空間は、第４図（ａｌに示すよう
に、画面左上を原点とし、原点から右水平方向をＸ座標
、原点から垂直方向をＹ座漂とする（Ｘ、Ｙ）直交座標
系であり、画面情報をドツト単位で画面と対応する形で
記４．ウシている。イメージメモリの物理的なアクセス
はＸ方向（１６ビノト）。
に、画面左上を原点とし、原点から右水平方向をＸ座標
、原点から垂直方向をＹ座漂とする（Ｘ、Ｙ）直交座標
系であり、画面情報をドツト単位で画面と対応する形で
記４．ウシている。イメージメモリの物理的なアクセス
はＸ方向（１６ビノト）。
Ｙ方向（１ドツト）の１ワ一ド単位となっている。
但し、Ｘアドレスは１バイト （８ビ、ト）単位となっ
ており、アクセスする際のＸアドレス１よ第４図ｆｂ）
に示すように溝底されている。
ており、アクセスする際のＸアドレス１よ第４図ｆｂ）
に示すように溝底されている。
さらに、ＣＰＵの従来のイメージメモリのアクセス方法
（以下Ｘ−Ｙ指定方法と呼ふ）を第５図に基づいて更に
詳しく説明する。
（以下Ｘ−Ｙ指定方法と呼ふ）を第５図に基づいて更に
詳しく説明する。
ｃｐｖ ＜図示せず）は、■／○命令（ＯＵＴ〕により
イメージメモリのＸアドレスをデータバスもへ、Ｘアド
レスランチ信号を信号線Ｕへ出力する。Ｘアドレスは、
ラッチ回路９に信号線ＵからＹアトレスラッチ信号が加
わることによりデータバスＷからイメージメモリ （図
示せず）に送られる。
イメージメモリのＸアドレスをデータバスもへ、Ｘアド
レスランチ信号を信号線Ｕへ出力する。Ｘアドレスは、
ラッチ回路９に信号線ＵからＹアトレスラッチ信号が加
わることによりデータバスＷからイメージメモリ （図
示せず）に送られる。
次にＣＰＵ （図示せず）は、Ｉ１０命令により、イメ
ージメモリのＸアドレスをアドレスバス■に出力する。
ージメモリのＸアドレスをアドレスバス■に出力する。
アドレスバス■上のＸアドレスはそのままイメージメモ
リ （図示せず）に入力する。
リ （図示せず）に入力する。
このように、従来ＣＰＵがイメージメモリをアクセスす
る場合、前記Ｘアドレスデータはそのままイメージメモ
リに人力していた。
る場合、前記Ｘアドレスデータはそのままイメージメモ
リに人力していた。
〔従来技術の問題点〕
第５図（ｂｌにイメージメモリのＸ−Ｙ平面を示す。
この図においてＸは、イメージメモリのＸ方向をＹはイ
メージメモリのＹ方向を示している。
メージメモリのＹ方向を示している。
Ｘ−Ｙ指定方法は、画面をラインの左から右へＸ方向に
順次アクセスしていく場合はそれほど問題とならないが
、画面をＹ方向にアクセスする割合がＸ方向にアクセス
する割合に比べて高くなる場合、イメージメモリのアク
セス効率が悪くなるという欠点をもっている。例えば、
画面データをＹ方向に連続してアクセスしていく場合、
画面１ドツトライン毎にＸアドレスが変化し、ＣＰＵ側
では１ドツトライン毎にＸアドレスを変えてデータを送
ってやる必要が生じる。例えば、すなわち、Ｘ方向が廼
く、Ｙ方向に長い画像データや網掛等の特殊印字の画（
象データをイメージメモリに書き込む場合、ＣＰＵでは
Ｘアドレスが１ドツトずれる毎にＸアドレスの指定を行
う必要がある。ＣＰＵでは、１つのデータ転送命令でＸ
アドレスと書込データを指定することができるが、Ｘア
ドレスの指定はＩ１０命令で行なわれなければならない
。
順次アクセスしていく場合はそれほど問題とならないが
、画面をＹ方向にアクセスする割合がＸ方向にアクセス
する割合に比べて高くなる場合、イメージメモリのアク
セス効率が悪くなるという欠点をもっている。例えば、
画面データをＹ方向に連続してアクセスしていく場合、
画面１ドツトライン毎にＸアドレスが変化し、ＣＰＵ側
では１ドツトライン毎にＸアドレスを変えてデータを送
ってやる必要が生じる。例えば、すなわち、Ｘ方向が廼
く、Ｙ方向に長い画像データや網掛等の特殊印字の画（
象データをイメージメモリに書き込む場合、ＣＰＵでは
Ｘアドレスが１ドツトずれる毎にＸアドレスの指定を行
う必要がある。ＣＰＵでは、１つのデータ転送命令でＸ
アドレスと書込データを指定することができるが、Ｘア
ドレスの指定はＩ１０命令で行なわれなければならない
。
これは、従来のＣＰＵのアドレスバス、データバスの構
成に関係している。ＣＰＵにおいて、データバスへデー
タを送る命令とアドレスバスヘデータを送る命令は、そ
れぞれ別個の命令である。
成に関係している。ＣＰＵにおいて、データバスへデー
タを送る命令とアドレスバスヘデータを送る命令は、そ
れぞれ別個の命令である。
従って、画面データをＹ方向に連続してアクセスする場
合、ドツトラインが変化する毎に、２つのＩ１０命令が
必要となってくる。
合、ドツトラインが変化する毎に、２つのＩ１０命令が
必要となってくる。
このように従来のイメージメモリのアクセス方式では画
面のアクセス方向によって、ＣＰＵのＩ１０命令の数が
異なりその結果としてＣＰＵのメモリ・アクセスの速度
が画面のアクセス方向によって一定ではなく、Ｙ方向に
おいては低下するという欠点を有していた。また、Ｉ１
０命令の数が増加するということは、プログラムのステ
ップ数が増加することであり、ソフトの生産性の低下、
プログラムのメモリ９ｍの増大をもたらす。
面のアクセス方向によって、ＣＰＵのＩ１０命令の数が
異なりその結果としてＣＰＵのメモリ・アクセスの速度
が画面のアクセス方向によって一定ではなく、Ｙ方向に
おいては低下するという欠点を有していた。また、Ｉ１
０命令の数が増加するということは、プログラムのステ
ップ数が増加することであり、ソフトの生産性の低下、
プログラムのメモリ９ｍの増大をもたらす。
本発明は、上記従来の欠点に濫み、ｃｐｕのイメージメ
モリのアクセスを、一定領域同一のＸアドレスデータで
指定することにより、ＣＰＵからイメージメモリのＹ方
向の連続アクセスの高速化を図り、イメージメモリのア
クセス速度の短縮を可能とするイメージメモリのアクセ
ス回路を提供することを目的とする。
モリのアクセスを、一定領域同一のＸアドレスデータで
指定することにより、ＣＰＵからイメージメモリのＹ方
向の連続アクセスの高速化を図り、イメージメモリのア
クセス速度の短縮を可能とするイメージメモリのアクセ
ス回路を提供することを目的とする。
上記目的は本発明によれば、Ｘアドレス、Ｘアドレスに
よりデータの記憶位置が設定される第１の記憶手段と、
前記Ｘアドレスの所定上位ビットを記憶する第２の記憶
手段と、前記Ｘアドレスの所定下位ビットを記憶する第
３の記憶手段と、該第３の記憶手段に記憶された前記Ｘ
アドレスの所定下位ピントと前記Ｘアドレスの所定上位
ビットのいずれかを選択し前記第１の記憶手段へ入力す
る選択手段とを有することを特徴とするイメージメモリ
のアクセス回路を提供することにより達成される。
よりデータの記憶位置が設定される第１の記憶手段と、
前記Ｘアドレスの所定上位ビットを記憶する第２の記憶
手段と、前記Ｘアドレスの所定下位ビットを記憶する第
３の記憶手段と、該第３の記憶手段に記憶された前記Ｘ
アドレスの所定下位ピントと前記Ｘアドレスの所定上位
ビットのいずれかを選択し前記第１の記憶手段へ入力す
る選択手段とを有することを特徴とするイメージメモリ
のアクセス回路を提供することにより達成される。
以下、本発明の実施例について図面を参照しながら詳述
する。
する。
第１図（ｂ）は、本実施例を含むシステム全体の回路ブ
ロック図である。
ロック図である。
ＣＰＵ４から、制御線ｍ、アドレスバスｎ及びデータハ
゛ス０がイメージメモリアクセス回路５に［ｊする。イ
メージメモリアクセス回路５から、アドレスバスｑ及び
アドレスバスｒがイメージメモリ回路６に接続する。図
示していない外部機器から信号線ｊがインターフェイス
回路７に接続し、インターフェイス回路７から、データ
バスｐがＣＰＵ４及びイメージデータ発生回路８に接続
している。イメージデータ発生回路８からデータバスＳ
がイメージメモリ６に接続している。
゛ス０がイメージメモリアクセス回路５に［ｊする。イ
メージメモリアクセス回路５から、アドレスバスｑ及び
アドレスバスｒがイメージメモリ回路６に接続する。図
示していない外部機器から信号線ｊがインターフェイス
回路７に接続し、インターフェイス回路７から、データ
バスｐがＣＰＵ４及びイメージデータ発生回路８に接続
している。イメージデータ発生回路８からデータバスＳ
がイメージメモリ６に接続している。
第１図（ａ）は、上述のイメージメモリアクセス回路の
具体的な回路ブロック図である。
具体的な回路ブロック図である。
本回路の構成は、以下のようになっている。
上述のＣＰＵ４のアドレスバスｎは、アドレスバスａ
（Ａ１〜Ａ８）、アドレスバスｂ （Ａ９〜Ａ１３）で
構成され、データバス０はデータバスｃ（Ｄａ−Ｄｔ）
、データバスｄ （Ｄ５〜Ｄ１２）で構成され、制御線
ｍは信号線Ｃ及び信号線ｆで構成されている。また、ア
ドレスバスｂ （Δ９〜Ａ１１）はセレクタ３に接続し
、データバスＣ（Ｄｏ”Ｄｔ）及び信号線ｅがラッチ１
に接続し、データバスｄ（Ｄａ〜Ｄ１２）及び信号線Ｃ
がラッチ２に接続し、信号線ｆはセレクタ３に接続する
。
（Ａ１〜Ａ８）、アドレスバスｂ （Ａ９〜Ａ１３）で
構成され、データバス０はデータバスｃ（Ｄａ−Ｄｔ）
、データバスｄ （Ｄ５〜Ｄ１２）で構成され、制御線
ｍは信号線Ｃ及び信号線ｆで構成されている。また、ア
ドレスバスｂ （Δ９〜Ａ１１）はセレクタ３に接続し
、データバスＣ（Ｄｏ”Ｄｔ）及び信号線ｅがラッチ１
に接続し、データバスｄ（Ｄａ〜Ｄ１２）及び信号線Ｃ
がラッチ２に接続し、信号線ｆはセレクタ３に接続する
。
また、ラッチ１からアドレスバスｇ（Ｄ’ｏ〜Ｄ′４）
がセレクタ３に接続し、ラッチ２からアドレスバスｒ２
（Ｙ５〜Ｙ１２）がイメージメモリ６のＹアドレス（
上位ライン）に接続し、セレクタ３からアドレスバスｒ
１ （Ｙｏ＝Ｙａ）がイメージメモリ６のＹアドレス（
下位ライン）へ接続している。
がセレクタ３に接続し、ラッチ２からアドレスバスｒ２
（Ｙ５〜Ｙ１２）がイメージメモリ６のＹアドレス（
上位ライン）に接続し、セレクタ３からアドレスバスｒ
１ （Ｙｏ＝Ｙａ）がイメージメモリ６のＹアドレス（
下位ライン）へ接続している。
ラッチ１は、ＣＰＵ４からデータバスｃ（Ｄ。
〜Ｄ ａ ）上に送られてくるＹアドレスの下位（Ｙｏ
”Ｙ４）を−時保持するための回路であり、ラッチ２は
同じ＜ ＣＰＵ４からデータバスｄ（Ｄ５〜Ｄ１２）上
に送られてくるＹアドレスの上位（Ｙ５〜Ｙ１２）を−
時保持するための回路である。
”Ｙ４）を−時保持するための回路であり、ラッチ２は
同じ＜ ＣＰＵ４からデータバスｄ（Ｄ５〜Ｄ１２）上
に送られてくるＹアドレスの上位（Ｙ５〜Ｙ１２）を−
時保持するための回路である。
セレクタ３は、ＣＰＵ４により信号線ｒから送られてく
るセレクト信号に基づいてアドレスバスｂまたはアドレ
スバスｇをアドレスバスｒ１に接続する回路であり、例
えばセレクト信号が“高レベル”であればアドレスバス
ｂを、“低レベル”であればデータバスｇをアドレスバ
スｒ１に接続する。
るセレクト信号に基づいてアドレスバスｂまたはアドレ
スバスｇをアドレスバスｒ１に接続する回路であり、例
えばセレクト信号が“高レベル”であればアドレスバス
ｂを、“低レベル”であればデータバスｇをアドレスバ
スｒ１に接続する。
一方、イメージメモリ６は第２図（ａｌに示すように、
構成されている。ここで、１バンドは、同図（ａｌに示
すようにＸ方向４０９６ドソト、Ｙ方向３２ドツトの部
分空間である。
構成されている。ここで、１バンドは、同図（ａｌに示
すようにＸ方向４０９６ドソト、Ｙ方向３２ドツトの部
分空間である。
なお、ハンドはＹ方向３２ドツト単位に限定する必要は
なく、アドレスバス及びデータバスの構成に応じて変え
ることが可能である。
なく、アドレスバス及びデータバスの構成に応じて変え
ることが可能である。
原点は、画面の左上で従来の（Ｘ、Ｙ）−直交座標系の
原点と一致する。１バンドは、 ２５６ワード×３２ラ
インで構成されており、各ワードはバンド・ナンバーと
バンド内アドレスによって指定される。バンド・ナンバ
ーは、各ハンド固有のアドレスであり、画面上方のバン
ドから順に０，１゜２、・・・と設定されている。
原点と一致する。１バンドは、 ２５６ワード×３２ラ
インで構成されており、各ワードはバンド・ナンバーと
バンド内アドレスによって指定される。バンド・ナンバ
ーは、各ハンド固有のアドレスであり、画面上方のバン
ドから順に０，１゜２、・・・と設定されている。
バンド内アドレスは、バンド内の各ワードのアドレスを
示すものであり、第２図（ｂ）に示すようにハンドの左
上から右方向に順に０．２．・・・・８１９０と設定さ
れている。このような本実施例の論理空間においてもメ
モリへのアクセスは１ワ一ド単位で行なわれる。
示すものであり、第２図（ｂ）に示すようにハンドの左
上から右方向に順に０．２．・・・・８１９０と設定さ
れている。このような本実施例の論理空間においてもメ
モリへのアクセスは１ワ一ド単位で行なわれる。
ＣＰＵ４が画１象データをイメージメモリ６へ書き込む
方法を第１図ｆｂ）により簡単に説明する。
方法を第１図ｆｂ）により簡単に説明する。
ＣＰＵ （中央処理装置）４が画像データをイメージメ
モリ６へ書き込むためにデータ転送命令を行うと、イメ
ージメモリ６の書込アドレスは、イメージメモリアクセ
ス回路５を介してイメージメモリ６へ送られる。一方、
イメージメモリ６への書込データは、インターフェイス
７を介して外部のホスト機器よりイメージデータ発生回
路８へ送られ画面イメージデータに変換され、イメージ
メモリ６に書き込まれる。
モリ６へ書き込むためにデータ転送命令を行うと、イメ
ージメモリ６の書込アドレスは、イメージメモリアクセ
ス回路５を介してイメージメモリ６へ送られる。一方、
イメージメモリ６への書込データは、インターフェイス
７を介して外部のホスト機器よりイメージデータ発生回
路８へ送られ画面イメージデータに変換され、イメージ
メモリ６に書き込まれる。
このように、イメージメモリ６へのアクセスはイメージ
メモリアクセス回路５を介して行なわれている。
メモリアクセス回路５を介して行なわれている。
本発明では、Ｘ−Ｙ指定とリニア・アドレス指定の２つ
のアドレス指定が可能である。
のアドレス指定が可能である。
以後、上述のイメージメモリ６のアクセス方法を従来の
ようにＸアドレス、Ｙアドレスを指定する方法と（Ｘ−
Ｙ指定〕、本実施例のハンド・すンハーとリニア・アド
レスにより指定する方法〔リニア・アドレス指定）とに
分けて説明を行う。
ようにＸアドレス、Ｙアドレスを指定する方法と（Ｘ−
Ｙ指定〕、本実施例のハンド・すンハーとリニア・アド
レスにより指定する方法〔リニア・アドレス指定）とに
分けて説明を行う。
各方式のアドレスの送出方法について第３図により説明
する。
する。
第３図において、Ｘｏ〜Ｘ７及びＹ ｏ 〜Ｙ ｌ ２
がそれぞれＸ−Ｙｉｌ定時のＸアドレス、Ｙアドレスを
示している。
がそれぞれＸ−Ｙｉｌ定時のＸアドレス、Ｙアドレスを
示している。
Ｘ−Ｙ指定方式においては、第３図ｆｂ）に示すように
Ｘアドレスをアドレスバス（Ａ＋〜八□へに、Ｙアドレ
スをデータバス（Ｄｏ”Ｄ＋ ２）に送出する。
Ｘアドレスをアドレスバス（Ａ＋〜八□へに、Ｙアドレ
スをデータバス（Ｄｏ”Ｄ＋ ２）に送出する。
一方、リニア・アドレス方式においては、第３図Ｃ１）
に示すようにＸアドレスをアドレスバス（Ａ１〜ΔＢ）
にＹアドレスの下位をアドレスバス（へ９〜八１３）に
、Ｙアドレスの上（立をデータハ゛ス（Ｄ５〜Ｄ１２）
に送出する。
に示すようにＸアドレスをアドレスバス（Ａ１〜ΔＢ）
にＹアドレスの下位をアドレスバス（へ９〜八１３）に
、Ｙアドレスの上（立をデータハ゛ス（Ｄ５〜Ｄ１２）
に送出する。
まず、リニア・アクセス指定時の動作説明を詳細に行う
。リニア・アクセス指定の場合ｃ ｐ Ｕ ４のＴ１０
命令により、信号線ｆ上のセレクト信号ｆが例えば“高
レベル”となってセレクタ３に加わる。セレクタ３は、
前述したようにアドレスバスｂをアドレスバスｒ１へ接
続する。次にＣＰＬＩ４のＴ１０命令によりＣＰＵ４か
らイメージメモリの前記バンド・ナンバーがデータバス
ｄ（Ｄ５〜Ｄ１２）上に送られた後、Ｙアドレスラッチ
信号が信号線ｅから例えば“高レベル′となってラッチ
１及びラッチ２に加わる。ラッチ１では、データバスＣ
上のデータをアドレスバスｇへ、ラッチ２ではデータバ
スｄ上のデータをデータバスｒ２へ出力する。この結果
、Ｙアドレスの上位（Ｙ５〜Ｙ１２）データがイメージ
メモリの上位Ｙアドレス入力となる。
。リニア・アクセス指定の場合ｃ ｐ Ｕ ４のＴ１０
命令により、信号線ｆ上のセレクト信号ｆが例えば“高
レベル”となってセレクタ３に加わる。セレクタ３は、
前述したようにアドレスバスｂをアドレスバスｒ１へ接
続する。次にＣＰＬＩ４のＴ１０命令によりＣＰＵ４か
らイメージメモリの前記バンド・ナンバーがデータバス
ｄ（Ｄ５〜Ｄ１２）上に送られた後、Ｙアドレスラッチ
信号が信号線ｅから例えば“高レベル′となってラッチ
１及びラッチ２に加わる。ラッチ１では、データバスＣ
上のデータをアドレスバスｇへ、ラッチ２ではデータバ
スｄ上のデータをデータバスｒ２へ出力する。この結果
、Ｙアドレスの上位（Ｙ５〜Ｙ１２）データがイメージ
メモリの上位Ｙアドレス入力となる。
次にＣＰＵ４のデータ転送命令によりＣＰＵ、↓からア
ドレスバスａ（Ａ＋〜Ａ８）及びアドレスバスｂ（Ａ９
〜Ａ１３）にバンド内リニア・アドレスが送られてくる
。前述したようにアドレスバスａ （Ａ１−Ａｓ）には
Ｘアドレスが、アドレスバスｂ（Δ９〜Ａｌ３）にはＹ
アドレスの下位が出力されている。アドレスバスａ上の
Ｘアドレスはそのままイメージメモリ６のＸアドレス入
力となる。アドレスバスｂ上のＹアドレスの下位（Ｙｏ
−Ｙｔ）データは、前述したセレクタ３により、アドレ
スバスｒ１上へ出力され、イメージメモリ６のＹアドレ
スへ入力する。
ドレスバスａ（Ａ＋〜Ａ８）及びアドレスバスｂ（Ａ９
〜Ａ１３）にバンド内リニア・アドレスが送られてくる
。前述したようにアドレスバスａ （Ａ１−Ａｓ）には
Ｘアドレスが、アドレスバスｂ（Δ９〜Ａｌ３）にはＹ
アドレスの下位が出力されている。アドレスバスａ上の
Ｘアドレスはそのままイメージメモリ６のＸアドレス入
力となる。アドレスバスｂ上のＹアドレスの下位（Ｙｏ
−Ｙｔ）データは、前述したセレクタ３により、アドレ
スバスｒ１上へ出力され、イメージメモリ６のＹアドレ
スへ入力する。
このように、ＣＰＵ４の指定したバンド・ナンバーとバ
ンド内リニア・アドレスが本回路によって、イメージメ
モリ６のＸアドレス、Ｙアドレスに変換されてイメージ
メモリ６のＸアドレス入力とＹアドレス人カー、供給さ
れることによりＣＰＵ４は、Ｙアドレス上位ビットで所
定のバンドを選択し、以後ラッチ２に上述のデータを保
持しながら、アドレスバスａ、ｂを介してアドレスデー
タノ＼１〜Δ１３を供給することにより、同一ハンド内
でイメージメモリ６をリニア・アクセスすることが可能
となる。従来のＸ−Ｙ指定方式では、２つの■／○命令
が必ｌであったのでＣＰ Ｕ 、４の実行速度は、リニ
ア・アドレス指定の方がより高速になる。
ンド内リニア・アドレスが本回路によって、イメージメ
モリ６のＸアドレス、Ｙアドレスに変換されてイメージ
メモリ６のＸアドレス入力とＹアドレス人カー、供給さ
れることによりＣＰＵ４は、Ｙアドレス上位ビットで所
定のバンドを選択し、以後ラッチ２に上述のデータを保
持しながら、アドレスバスａ、ｂを介してアドレスデー
タノ＼１〜Δ１３を供給することにより、同一ハンド内
でイメージメモリ６をリニア・アクセスすることが可能
となる。従来のＸ−Ｙ指定方式では、２つの■／○命令
が必ｌであったのでＣＰ Ｕ 、４の実行速度は、リニ
ア・アドレス指定の方がより高速になる。
一方、本実施例のもう一つの指定方法の場合は、ＣＰＵ
４のＴ１０命令により、ｆ３号線ｒ上のセレクト信号が
“低レベル”となってセレクタ３に加わるとセレクタ３
では、アドレスバスｇをアドレスｒ１に接続する。次に
ＣＰＵ４ではＴ１０命令により、データバスｃ（Ｄｏ＝
Ｄｔ＞にＹアドレスの下位（Ｙ ｏ ＝Ｙ ４ ）をデ
ータバスｄ （Ｄ５〜ＤＩ２）にＹアドレスの上位（Ｙ
５〜Ｙ１２）を出力した後、Ｙアドレスラッチ信号を例
えば“高レベル”として信号線ｅからラッチ１及びラッ
チ２に加える。ラッチ１では、Ｙアドレスの下位（Ｙ
ｏ ＝Ｙ ａ ）をアドレスバスｇへ出力し、ラッチ２
ではＹアドレスの上位（Ｙ５〜Ｙ＋２）をアドレスバス
ｒ２へ出力する。アドレスバスｇとアドレスバスｒｌは
接続されているので、イメージメモリのＹアドレスはア
ドレスバスｒ１とアドレスバスｒ２を通してイメージメ
モリ６へ入力される。
４のＴ１０命令により、ｆ３号線ｒ上のセレクト信号が
“低レベル”となってセレクタ３に加わるとセレクタ３
では、アドレスバスｇをアドレスｒ１に接続する。次に
ＣＰＵ４ではＴ１０命令により、データバスｃ（Ｄｏ＝
Ｄｔ＞にＹアドレスの下位（Ｙ ｏ ＝Ｙ ４ ）をデ
ータバスｄ （Ｄ５〜ＤＩ２）にＹアドレスの上位（Ｙ
５〜Ｙ１２）を出力した後、Ｙアドレスラッチ信号を例
えば“高レベル”として信号線ｅからラッチ１及びラッ
チ２に加える。ラッチ１では、Ｙアドレスの下位（Ｙ
ｏ ＝Ｙ ａ ）をアドレスバスｇへ出力し、ラッチ２
ではＹアドレスの上位（Ｙ５〜Ｙ＋２）をアドレスバス
ｒ２へ出力する。アドレスバスｇとアドレスバスｒｌは
接続されているので、イメージメモリのＹアドレスはア
ドレスバスｒ１とアドレスバスｒ２を通してイメージメ
モリ６へ入力される。
次にＣＰＵ４（７）Ｔ１０命令（ＭＯＶ）により、ＣＰ
Ｕからアドレスバスａ （Δ＋−Ａｅ）にＸアドレスが
出力されイメージメモリ６のＸアドレスへ入力する。
Ｕからアドレスバスａ （Δ＋−Ａｅ）にＸアドレスが
出力されイメージメモリ６のＸアドレスへ入力する。
従って、上述のようにＸアドレス、Ｙアドレスを指定す
れば従来と同様にＸ−Ｙ指定方式でイメージメモリ６の
アドレス指定を行うことができる。
れば従来と同様にＸ−Ｙ指定方式でイメージメモリ６の
アドレス指定を行うことができる。
以上のように画面をＹ方向にアクセスしていく場合、Ｘ
−Ｙ）ｌ定力式の場合ドツトラインが変る毎にＸアドレ
ス、Ｙアドレスが２つとも変化する。
−Ｙ）ｌ定力式の場合ドツトラインが変る毎にＸアドレ
ス、Ｙアドレスが２つとも変化する。
これに対しリニア・アドレス方式の場合同一バンド内（
３２ライン単位）であれば、バンド内リニア・アドレス
が変化するだけである。
３２ライン単位）であれば、バンド内リニア・アドレス
が変化するだけである。
以上詳細に説明したように、本発明によれぽＣＰＵがイ
メージメモリをアクセスする場合、上述のようなリニア
・アクセス指定が行え、アクセスが高速化する。このこ
とにより、あみかけ等のようにイメージメモリの一定の
メモリ領域を連続してアクセスする場合のメモリアクセ
ス時間の短縮が可能となる。また、従来のアクセス指定
も行うことができ、しかもアクセス指定切換が自由にで
きることにより、イメージメモリのアクセスの方向に応
じてアクセス指定を使い分けることが可能となりメモリ
アクセスを効率的に高速に行うことができる。
メージメモリをアクセスする場合、上述のようなリニア
・アクセス指定が行え、アクセスが高速化する。このこ
とにより、あみかけ等のようにイメージメモリの一定の
メモリ領域を連続してアクセスする場合のメモリアクセ
ス時間の短縮が可能となる。また、従来のアクセス指定
も行うことができ、しかもアクセス指定切換が自由にで
きることにより、イメージメモリのアクセスの方向に応
じてアクセス指定を使い分けることが可能となりメモリ
アクセスを効率的に高速に行うことができる。
第１図（１１）、 （ｂ）は、本発明の実施例の回路ブ
ロック図、 第２図（ａｌ、 （ｂｌは、本発明のリニア・アクセス
指定時のイメージメモリの構成図、 第３図（ａｌ、 （ｂ）は、本発明の実施例におけるデ
ータバス及びアドレスバスの構成図、 第４図（ａ）、 （ｂｌは、イメージメモリの座標構成
図、第５図（ａｌは、従来のイメージメモリアクセス回
路ブロック図、 第５図（ｂ）は、イメージメモリのＸ−Ｙ平面を示す図
である。 １．２・・・ランチ回路、 ３・・・セレクタ、 ５・・・イメージメモリアクセス回路。 特許出願人 カシオ計算機株式会社 同 上 カシオ電子工業株式会社第１図（ｂ） ４０９６Ｆ−ｌト（２５６ワード） 第２図 （ａ） （ｂ） 第３図 （０） ×７５前（ワー
ド単重量）（ｂ） 第 ４ 図 （ｂ）ｘ 第５図 イメージ“ メもリーへ
ロック図、 第２図（ａｌ、 （ｂｌは、本発明のリニア・アクセス
指定時のイメージメモリの構成図、 第３図（ａｌ、 （ｂ）は、本発明の実施例におけるデ
ータバス及びアドレスバスの構成図、 第４図（ａ）、 （ｂｌは、イメージメモリの座標構成
図、第５図（ａｌは、従来のイメージメモリアクセス回
路ブロック図、 第５図（ｂ）は、イメージメモリのＸ−Ｙ平面を示す図
である。 １．２・・・ランチ回路、 ３・・・セレクタ、 ５・・・イメージメモリアクセス回路。 特許出願人 カシオ計算機株式会社 同 上 カシオ電子工業株式会社第１図（ｂ） ４０９６Ｆ−ｌト（２５６ワード） 第２図 （ａ） （ｂ） 第３図 （０） ×７５前（ワー
ド単重量）（ｂ） 第 ４ 図 （ｂ）ｘ 第５図 イメージ“ メもリーへ
Claims (1)
- Ｘアドレス、Ｙアドレスによりデータの記憶位置が設定
される第１の記憶手段と、前記Ｙアドレスの所定上位ビ
ットを記憶する第２の記憶手段と、前記Ｙアドレスの所
定下位ビットを記憶する第３の記憶手段と、該第３の記
憶手段に記憶された前記Ｙアドレスの所定下位ビットと
前記Ｘアドレスの所定上位ビットのいずれかを選択し前
記第１の記憶手段へ入力する選択手段とを有することを
特徴とするイメージメモリのアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542586A JPH0754544B2 (ja) | 1986-07-01 | 1986-07-01 | イメ−ジメモリのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542586A JPH0754544B2 (ja) | 1986-07-01 | 1986-07-01 | イメ−ジメモリのアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324368A true JPS6324368A (ja) | 1988-02-01 |
| JPH0754544B2 JPH0754544B2 (ja) | 1995-06-07 |
Family
ID=15605726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15542586A Expired - Fee Related JPH0754544B2 (ja) | 1986-07-01 | 1986-07-01 | イメ−ジメモリのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754544B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225990A (ja) * | 1988-03-07 | 1989-09-08 | Toshiba Corp | メモリ制御装置 |
| JPH02289095A (ja) * | 1989-03-23 | 1990-11-29 | Daikin Ind Ltd | メモリ書込み制御方法およびその装置 |
| US5787240A (en) * | 1994-05-20 | 1998-07-28 | Fujitsu Ltd. | Printer control apparatus converting video data from an external host to video data for a printer |
-
1986
- 1986-07-01 JP JP15542586A patent/JPH0754544B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225990A (ja) * | 1988-03-07 | 1989-09-08 | Toshiba Corp | メモリ制御装置 |
| JPH02289095A (ja) * | 1989-03-23 | 1990-11-29 | Daikin Ind Ltd | メモリ書込み制御方法およびその装置 |
| US5787240A (en) * | 1994-05-20 | 1998-07-28 | Fujitsu Ltd. | Printer control apparatus converting video data from an external host to video data for a printer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0754544B2 (ja) | 1995-06-07 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |