JPH01225990A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH01225990A JPH01225990A JP5295588A JP5295588A JPH01225990A JP H01225990 A JPH01225990 A JP H01225990A JP 5295588 A JP5295588 A JP 5295588A JP 5295588 A JP5295588 A JP 5295588A JP H01225990 A JPH01225990 A JP H01225990A
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- Japan
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- address
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- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 64
- 230000004044 response Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 11
- 230000003936 working memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 102100027094 Echinoderm microtubule-associated protein-like 1 Human genes 0.000 description 1
- 101001057941 Homo sapiens Echinoderm microtubule-associated protein-like 1 Proteins 0.000 description 1
- 101000653787 Mus musculus Protein S100-A11 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、画像表示のための画像データが記憶される
ようになる画像メモリをアクセスさせるようにするメモ
リ制御装置に関する。
ようになる画像メモリをアクセスさせるようにするメモ
リ制御装置に関する。
（従来の技術）
従来、画像メモリをアクセスし、表示するための画像デ
ータを記憶および読み出し制御するメモリの制御手段と
しては、メモリアクセス方式とする第１の方式、あるい
はＩ／Ｏアクセス方式とする第２の方式が考えられてい
る。
ータを記憶および読み出し制御するメモリの制御手段と
しては、メモリアクセス方式とする第１の方式、あるい
はＩ／Ｏアクセス方式とする第２の方式が考えられてい
る。
上記第１の方式（メモリアクセス方式）は、マイクロプ
ロセッサで発生されたアドレスの伝送されるアドレスバ
スを直接画像メモリに結合し、上記プロセッサで発生さ
れたアドレスデータによってメモリを直接的にアクセス
するようにしている。
ロセッサで発生されたアドレスの伝送されるアドレスバ
スを直接画像メモリに結合し、上記プロセッサで発生さ
れたアドレスデータによってメモリを直接的にアクセス
するようにしている。
例えば第３図に示されるようなメモリマツプが設定され
るもので、このメモリがマイクロブロセッサの作業メモ
リとしても使用できるようになる。
るもので、このメモリがマイクロブロセッサの作業メモ
リとしても使用できるようになる。
すなわち、画像メモリと作業メモリとを同一メモリ素子
内に混在させることが可能となる。
内に混在させることが可能となる。
また第２の方式（Ｉ／Ｏアクセス方式）は、画像メモリ
の表示アドレスに対応したＸレジスタおよびＹレジスタ
を備え、このＸおよびＹレジスタによって画像メモリを
アクセスするものであって、例えば第４図に示すような
メモリマツプとされる。
の表示アドレスに対応したＸレジスタおよびＹレジスタ
を備え、このＸおよびＹレジスタによって画像メモリを
アクセスするものであって、例えば第４図に示すような
メモリマツプとされる。
この第２の方式にあっては、画像メモリの表示アドレス
に対応したＸアドレスおよびＹアドレスがそれぞれＸお
よびＹレジスタに設定され、このＸおよびＹレジスタに
設定されたＸおよびＹアドレスによってこの画像メモリ
かアクセスされるようになる。すなわち、上記メモリア
クセスの場合には、ＸおよびＹアドレスを演算によって
求め、メモリアドレスに変換する必要のあるものである
が、このＩ／Ｏアクセス方式にあっては、Ｘアドレスお
よびＹアドレスがそのまま使用できるものである。しか
し、この方式ではプロセッサの作業メモリを別に設定す
る必要がある。
に対応したＸアドレスおよびＹアドレスがそれぞれＸお
よびＹレジスタに設定され、このＸおよびＹレジスタに
設定されたＸおよびＹアドレスによってこの画像メモリ
かアクセスされるようになる。すなわち、上記メモリア
クセスの場合には、ＸおよびＹアドレスを演算によって
求め、メモリアドレスに変換する必要のあるものである
が、このＩ／Ｏアクセス方式にあっては、Ｘアドレスお
よびＹアドレスがそのまま使用できるものである。しか
し、この方式ではプロセッサの作業メモリを別に設定す
る必要がある。
（発明が解決しようとする課題）
この発明は上記のような点に鑑みなされたもので、プロ
セッサの作業メモリと画像メモリとが混在できるように
すると共に、表示画像データのアクセスも簡易化して実
行できるようにしたメモリ制御装置を提供しようとする
ものである。
セッサの作業メモリと画像メモリとが混在できるように
すると共に、表示画像データのアクセスも簡易化して実
行できるようにしたメモリ制御装置を提供しようとする
ものである。
［発明の構成］
（課題を解決するための手段）
すなわち、この発明に係るメモリ制御装置にあっては、
プロセッサからのアドレスバスに伝送されるメモリアク
セス用アドレスレジスタと共に、Ｉ／Ｏアクセス用のＸ
レジスタおよびＹレジスタを設定し、メモリアクセス指
令あるいはＩ／Ｏアクセス指令によって設定された切換
え信号によって上記アドレスレジスタあるいはＸ、Ｙレ
ジスタの記憶データを選択し、アクセスアドレスが設定
されるようにしている。
プロセッサからのアドレスバスに伝送されるメモリアク
セス用アドレスレジスタと共に、Ｉ／Ｏアクセス用のＸ
レジスタおよびＹレジスタを設定し、メモリアクセス指
令あるいはＩ／Ｏアクセス指令によって設定された切換
え信号によって上記アドレスレジスタあるいはＸ、Ｙレ
ジスタの記憶データを選択し、アクセスアドレスが設定
されるようにしている。
（作用）
上記のようなメモリ制御装置によれば、メモリアクセス
が実行されるような場合には、メモリアクセス用のアド
レスレジスタの出力が選択され、Ｉ／Ｏアクセスの場合
はＸレジスタおよびＹレジスタからの出力が選択される
ようになる。したがって、プロセッサの作業メモリと画
像メモリが混在できるようになると共に、表示画像に関
連し画像メモリとして最も適した状態でアクセスするこ
とも可能とされるものであり、メモリの使用効率が効果
的に向上される。
が実行されるような場合には、メモリアクセス用のアド
レスレジスタの出力が選択され、Ｉ／Ｏアクセスの場合
はＸレジスタおよびＹレジスタからの出力が選択される
ようになる。したがって、プロセッサの作業メモリと画
像メモリが混在できるようになると共に、表示画像に関
連し画像メモリとして最も適した状態でアクセスするこ
とも可能とされるものであり、メモリの使用効率が効果
的に向上される。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はその構成を示しているもので、アクセスアドレ
ス発生部／Ｏおよび表示アドレス発生部２０を備え、ア
クセスアドレス発生部／Ｏからのアクセスアドレス１１
、および表示アドレス発生部２０からの表示アドレス２
１は、それぞれセレクタ３０の選択入力端子ＡおよびＢ
に供給される。このセレクタ３０は、表示指令信号ＤＩ
ＳＰによって選択制御されるもので、例えば表示指令状
態で表示アドレス２１が選択される。そして、このセレ
クタ３０で選択された出力アドレスデータは、画像メモ
リ４０のアドレス入力端子ＡＤＲに供給される。
ス発生部／Ｏおよび表示アドレス発生部２０を備え、ア
クセスアドレス発生部／Ｏからのアクセスアドレス１１
、および表示アドレス発生部２０からの表示アドレス２
１は、それぞれセレクタ３０の選択入力端子ＡおよびＢ
に供給される。このセレクタ３０は、表示指令信号ＤＩ
ＳＰによって選択制御されるもので、例えば表示指令状
態で表示アドレス２１が選択される。そして、このセレ
クタ３０で選択された出力アドレスデータは、画像メモ
リ４０のアドレス入力端子ＡＤＲに供給される。
上記表示アドレス発生部２０は、表示用のＸカウンタ２
０１とＹカウンタ２０２とによって構成され、これらカ
ウンタ２０１および２０２では、表示画面の走査にした
がって、表示アドレスデータを発生する。
０１とＹカウンタ２０２とによって構成され、これらカ
ウンタ２０１および２０２では、表示画面の走査にした
がって、表示アドレスデータを発生する。
アクセスアドレス発生部／Ｏは、図では示されないマイ
クロプロセッサ（ＭＰＵ）から要求されるようになるア
クセス用のアドレスを発生するもので、まずＩ／Ｏアク
セス用のＸレジスタ／Ｏ１およびＹレジスタ／Ｏ２を備
えている。そして、Ｘレジスタ／Ｏ１はＸラッチパルス
ＸＬＰによってデータバスを介して供給される×アドレ
スデータをラッチ記憶し、Ｙレジスタ／Ｏ２はＹラッチ
パルスＹＬＰによって、Ｙアドレスがラッチ記憶される
。
クロプロセッサ（ＭＰＵ）から要求されるようになるア
クセス用のアドレスを発生するもので、まずＩ／Ｏアク
セス用のＸレジスタ／Ｏ１およびＹレジスタ／Ｏ２を備
えている。そして、Ｘレジスタ／Ｏ１はＸラッチパルス
ＸＬＰによってデータバスを介して供給される×アドレ
スデータをラッチ記憶し、Ｙレジスタ／Ｏ２はＹラッチ
パルスＹＬＰによって、Ｙアドレスがラッチ記憶される
。
またＭＰｔＪにおいては、アドレスバスにメモリアクセ
ス用のアドレスデータを送出しているもので、このメモ
リバスからのアドレスデータはアドレスレジスタ／Ｏ３
に供給されている。そして、メモリアクセスパルスＭＥ
ＭＡＰによって、このメモリバスのアドレスデータがア
ドレスレジスタ／Ｏ３にラッチ記憶される。このアドレ
スレジスタ／Ｏ３で記憶されているメモリアドレスデー
タ、およびＸ、Ｙレジスタ／Ｏ１．／Ｏ２に記憶されて
いるアドレスデータは、それぞれセレクタ／Ｏ４の選択
入力端子ＡおよびＢに供給されるようにしている。
ス用のアドレスデータを送出しているもので、このメモ
リバスからのアドレスデータはアドレスレジスタ／Ｏ３
に供給されている。そして、メモリアクセスパルスＭＥ
ＭＡＰによって、このメモリバスのアドレスデータがア
ドレスレジスタ／Ｏ３にラッチ記憶される。このアドレ
スレジスタ／Ｏ３で記憶されているメモリアドレスデー
タ、およびＸ、Ｙレジスタ／Ｏ１．／Ｏ２に記憶されて
いるアドレスデータは、それぞれセレクタ／Ｏ４の選択
入力端子ＡおよびＢに供給されるようにしている。
このセレクタ／Ｏ４からアクセスアドレスデータが出力
され、上記セレクタ３０の端子Ａに供給される。
され、上記セレクタ３０の端子Ａに供給される。
上記アクセスアドレス発生部／Ｏには、さらに切換え信
号発生部／Ｏ５が設けられている。この切換え信号発生
部／Ｏ５には上記メモリアクセスパルスＭＥＭＡＰと共
に、Ｉ／Ｏアクセスパルス／ＯＡＰが供給される。この
切換え信号発生部／Ｏ５からの出力信号Ｓは、Ｉ／Ｏア
クセスパルス／ＯＡＰが入力されたときにハイレベル（
Ｈ：Ｉ／Ｏアクセス）となり、メモリアクセスパルスＭ
ＥＭＡＰが入力されたときにＯ−レベル（Ｌ：メモリア
クセス）とされる。そして、この切換え信号発生部／Ｏ
５からの出力信号Ｓは、セレクタ／Ｏ４に選択指令とし
て供給されるようになり、信号Ｓのハイレベルの状態で
ＸおよびＹレジスタ／Ｏ１．／Ｏ２からのアドレスデー
タが、また信号Ｓがローレベルの状態でアドレスレジス
タ／Ｏ３からのアドレスデータが選択され、アクセスア
ドレスとして出力される。
号発生部／Ｏ５が設けられている。この切換え信号発生
部／Ｏ５には上記メモリアクセスパルスＭＥＭＡＰと共
に、Ｉ／Ｏアクセスパルス／ＯＡＰが供給される。この
切換え信号発生部／Ｏ５からの出力信号Ｓは、Ｉ／Ｏア
クセスパルス／ＯＡＰが入力されたときにハイレベル（
Ｈ：Ｉ／Ｏアクセス）となり、メモリアクセスパルスＭ
ＥＭＡＰが入力されたときにＯ−レベル（Ｌ：メモリア
クセス）とされる。そして、この切換え信号発生部／Ｏ
５からの出力信号Ｓは、セレクタ／Ｏ４に選択指令とし
て供給されるようになり、信号Ｓのハイレベルの状態で
ＸおよびＹレジスタ／Ｏ１．／Ｏ２からのアドレスデー
タが、また信号Ｓがローレベルの状態でアドレスレジス
タ／Ｏ３からのアドレスデータが選択され、アクセスア
ドレスとして出力される。
第２図は上記のように構成されるメモリ制御装置の動作
状態を説明する図である。まず、（ａ）のようにデータ
バスにＸアドレスおよびＹアドレスが設定された状態で
、この各アドレスに同期する状態で（ｂ）および（Ｃ）
で示すようにＸラッ生され、これらＸおよびＹアドレス
が（ｄ）および（ｅ）に示すようにＸレジスタ／Ｏ１お
よびＹレジスタ／Ｏ２にそれぞれラッチされる。そして
、これに対応して（ｆ）で示すようなＩ／Ｏアクセスパ
ルスｌ０ＡＰが発生される。
状態を説明する図である。まず、（ａ）のようにデータ
バスにＸアドレスおよびＹアドレスが設定された状態で
、この各アドレスに同期する状態で（ｂ）および（Ｃ）
で示すようにＸラッ生され、これらＸおよびＹアドレス
が（ｄ）および（ｅ）に示すようにＸレジスタ／Ｏ１お
よびＹレジスタ／Ｏ２にそれぞれラッチされる。そして
、これに対応して（ｆ）で示すようなＩ／Ｏアクセスパ
ルスｌ０ＡＰが発生される。
またアドレスバスに（Ｑ）で示すようにアドレス（ＡＤ
Ｒ＞データが発生するとき、これに対応してメモリアク
セスパルスＭＥＭＡＰが（ｈ）で示すように発生し、（
１）で示すようにアドレスレジスタ／Ｏ３にアドレスデ
ータがラッチされる。
Ｒ＞データが発生するとき、これに対応してメモリアク
セスパルスＭＥＭＡＰが（ｈ）で示すように発生し、（
１）で示すようにアドレスレジスタ／Ｏ３にアドレスデ
ータがラッチされる。
そして、Ｉ／Ｏアクセスパルスｌ０ＡＰおよびメモリア
クセスパルスＭＥＭＡＰ”がそれぞれ（ｆ）および（ｈ
）のように発生されたとすると、切換え信号発生部／Ｏ
５で発生される切換え信号Ｓは（ｊ）で示すようになり
、この信号Ｓでセレクタ／Ｏ４が切換え選択制御されて
、このセレクタ／Ｏ４からの出力アクセスアドレスは（
ｋ）で示すようになる。
クセスパルスＭＥＭＡＰ”がそれぞれ（ｆ）および（ｈ
）のように発生されたとすると、切換え信号発生部／Ｏ
５で発生される切換え信号Ｓは（ｊ）で示すようになり
、この信号Ｓでセレクタ／Ｏ４が切換え選択制御されて
、このセレクタ／Ｏ４からの出力アクセスアドレスは（
ｋ）で示すようになる。
一方、表示アドレス発生部２０においては、（１）に示
すように表示アドレス１．２、・・・が順次発生される
ものであり、これに対して切換え信号ＤＩＳＰが（ｍ）
で示すように発生したとすると、画像メモリ４０のアド
レス入力ＡＤＨに供給されるアドレスデータは、（ｎ）
に示すようになるものである。
すように表示アドレス１．２、・・・が順次発生される
ものであり、これに対して切換え信号ＤＩＳＰが（ｍ）
で示すように発生したとすると、画像メモリ４０のアド
レス入力ＡＤＨに供給されるアドレスデータは、（ｎ）
に示すようになるものである。
［発明の効果］
以上のようにこの発明に係るメモリ制御装置にあっては
、プロセッサからの直接のアドレスによって画像メモリ
が制御されるようにして、プロセッサの作業メモリも混
在させることができるようになると共に、表示アドレス
に対応したＸアドレスおよびＹアドレスによる制御もで
きるようになるものである。したがって少ないメモリ構
成によって効率の良いメモリ制御が実現でき、特に画像
メモリの制御で効率化が計れるようになる。
、プロセッサからの直接のアドレスによって画像メモリ
が制御されるようにして、プロセッサの作業メモリも混
在させることができるようになると共に、表示アドレス
に対応したＸアドレスおよびＹアドレスによる制御もで
きるようになるものである。したがって少ないメモリ構
成によって効率の良いメモリ制御が実現でき、特に画像
メモリの制御で効率化が計れるようになる。
第１図はこの発明の一実施例に係るメモリ制御装置を説
明する構成図、第２図は上記メモリ制御装置の制御動作
状態を説明するための図、第３図および第４図はそれぞ
れ従来のメモリ制御の状態を説明する図である。 ／Ｏ・・・アクセスアドレス発生部、２０・・・表示ア
ドレス発生部、３０・・・セレクタ、４０・・・画像メ
モリ、／Ｏ１．／Ｏ２・・・ＸおよびＹレジスタ、／Ｏ
３・・・アドレスレジスタ、／Ｏ４・・・セレクタ、／
Ｏ５・・・切換え信号発生部。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
明する構成図、第２図は上記メモリ制御装置の制御動作
状態を説明するための図、第３図および第４図はそれぞ
れ従来のメモリ制御の状態を説明する図である。 ／Ｏ・・・アクセスアドレス発生部、２０・・・表示ア
ドレス発生部、３０・・・セレクタ、４０・・・画像メ
モリ、／Ｏ１．／Ｏ２・・・ＸおよびＹレジスタ、／Ｏ
３・・・アドレスレジスタ、／Ｏ４・・・セレクタ、／
Ｏ５・・・切換え信号発生部。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 制御用プロセッサのアドレスバスから出力されるアドレ
スデータが直接的に供給されてアクセスされるようにな
るメモリアクセス用のアドレスレジスタと、 画像メモリの表示アドレスに対応して設定され、Ｉ／Ｏ
アクセスの行われるＸレジスタおよびＹレジスタと、 メモリアクセス指令あるいはＩ／Ｏアクセス指令に対応
して切換え指令信号を発生する切換え信号発生手段と、 この切換え信号発生手段から得られる切換え指令信号に
基づき、上記メモリアクセス用のアドレスレジスタある
いはＸおよびＹレジスタからの出力の一方を選択するセ
レクタ回路とを具備し、このセレクタ回路で選択された
アドレスデータが画像メモリに供給されるようにしたこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295588A JPH01225990A (ja) | 1988-03-07 | 1988-03-07 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295588A JPH01225990A (ja) | 1988-03-07 | 1988-03-07 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225990A true JPH01225990A (ja) | 1989-09-08 |
Family
ID=12929306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295588A Pending JPH01225990A (ja) | 1988-03-07 | 1988-03-07 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610630A (en) * | 1991-11-28 | 1997-03-11 | Fujitsu Limited | Graphic display control system |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
| JPS58144959A (ja) * | 1982-02-23 | 1983-08-29 | Sony Corp | 制御装置 |
| JPS6226434A (ja) * | 1985-07-25 | 1987-02-04 | Mitsubishi Electric Corp | 換気扇の自動運転装置 |
| JPS62200395A (ja) * | 1986-02-28 | 1987-09-04 | 株式会社日立製作所 | デイスプレイ制御装置 |
| JPS6324368A (ja) * | 1986-07-01 | 1988-02-01 | Casio Comput Co Ltd | イメ−ジメモリのアクセス回路 |
-
1988
- 1988-03-07 JP JP5295588A patent/JPH01225990A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130082A (en) * | 1981-02-06 | 1982-08-12 | Ricoh Kk | Picture data transfer controller |
| JPS58144959A (ja) * | 1982-02-23 | 1983-08-29 | Sony Corp | 制御装置 |
| JPS6226434A (ja) * | 1985-07-25 | 1987-02-04 | Mitsubishi Electric Corp | 換気扇の自動運転装置 |
| JPS62200395A (ja) * | 1986-02-28 | 1987-09-04 | 株式会社日立製作所 | デイスプレイ制御装置 |
| JPS6324368A (ja) * | 1986-07-01 | 1988-02-01 | Casio Comput Co Ltd | イメ−ジメモリのアクセス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610630A (en) * | 1991-11-28 | 1997-03-11 | Fujitsu Limited | Graphic display control system |
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