JPH0540685A - アドレスデコーダ - Google Patents
アドレスデコーダInfo
- Publication number
- JPH0540685A JPH0540685A JP21791791A JP21791791A JPH0540685A JP H0540685 A JPH0540685 A JP H0540685A JP 21791791 A JP21791791 A JP 21791791A JP 21791791 A JP21791791 A JP 21791791A JP H0540685 A JPH0540685 A JP H0540685A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- cpu
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ＣＰＵがメモリーのアクセスを行なう際、ＣＰ
Ｕの負担を軽減し、また、プログラム作成上の制約の少
ないメモリーアクセスを行なうことができる、アドレス
デコーダを提供する。 【構成】アドレスデコーダ15は、オフセットレジスタ1
6、加算器17、デコーダ18から成り、オフセットレジス
タ16に設定されたデータと、ＣＰＵ10が出力するアドレ
スデータを加算器17によって加算して、デコーダ18によ
りメモリー11のアドレスを決定する。 【効果】メモリーがグラフィックメモリーの場合は、ア
クセスしたい図形データの位置をオフセットアドレスと
してオフセットレジスタに設定すれば、アドレスの演算
が不要となる。また、メモリーがプログラムメモリーの
場合は、プログラムの先頭アドレスをオフセットレジス
タに設定すれば、プログラム作成の際、アドレスの考慮
をする必要がない。
Ｕの負担を軽減し、また、プログラム作成上の制約の少
ないメモリーアクセスを行なうことができる、アドレス
デコーダを提供する。 【構成】アドレスデコーダ15は、オフセットレジスタ1
6、加算器17、デコーダ18から成り、オフセットレジス
タ16に設定されたデータと、ＣＰＵ10が出力するアドレ
スデータを加算器17によって加算して、デコーダ18によ
りメモリー11のアドレスを決定する。 【効果】メモリーがグラフィックメモリーの場合は、ア
クセスしたい図形データの位置をオフセットアドレスと
してオフセットレジスタに設定すれば、アドレスの演算
が不要となる。また、メモリーがプログラムメモリーの
場合は、プログラムの先頭アドレスをオフセットレジス
タに設定すれば、プログラム作成の際、アドレスの考慮
をする必要がない。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵがメモリーをア
クセスするためのアドレスデコーダに関するものであ
る。
クセスするためのアドレスデコーダに関するものであ
る。
【０００２】
【従来の技術】図１に、従来のメモリーアクセス回路の
ブロック図を示す。ＣＰＵ10とメモリー11の間には、実
際のデータをやりとりするためのデータバス13と、アド
レスデコーダ12を介してメモリー11のアドレスを指定す
るためのアドレスバス14とがある。ＣＰＵ10は、メモリ
ー11のアクセスしたいアドレスをアドレスバス14に出力
し、アドレスデコーダ12によって、実際のメモリー11の
アドレスを指定する。指定されたアドレスのデータは、
データバス13を介してリードあるいはライトされる。
ブロック図を示す。ＣＰＵ10とメモリー11の間には、実
際のデータをやりとりするためのデータバス13と、アド
レスデコーダ12を介してメモリー11のアドレスを指定す
るためのアドレスバス14とがある。ＣＰＵ10は、メモリ
ー11のアクセスしたいアドレスをアドレスバス14に出力
し、アドレスデコーダ12によって、実際のメモリー11の
アドレスを指定する。指定されたアドレスのデータは、
データバス13を介してリードあるいはライトされる。
【０００３】
【発明が解決しようとする課題】上述のようなメモリー
アクセス回路では、メモリー11がグラフィックメモリー
の場合、例えば、ＣＰＵ10が矩形領域の図形データをメ
モリー11にリード／ライトするときに、表示位置によっ
てアドレスを変えなければならない。このアドレスの演
算は、メモリーをアクセスするたびに毎回行なわねばな
らず、システムのスピードの低下につながっていた。ま
た、メモリー11がプログラムメモリーの場合、メモリー
上のどのアドレスにプログラムが置かれてもプログラム
が正常に動作するようにするためには、絶対アドレスを
指定しないように作成しなければならないなど、プログ
ラム作成上で制約がでてくるという問題があった。
アクセス回路では、メモリー11がグラフィックメモリー
の場合、例えば、ＣＰＵ10が矩形領域の図形データをメ
モリー11にリード／ライトするときに、表示位置によっ
てアドレスを変えなければならない。このアドレスの演
算は、メモリーをアクセスするたびに毎回行なわねばな
らず、システムのスピードの低下につながっていた。ま
た、メモリー11がプログラムメモリーの場合、メモリー
上のどのアドレスにプログラムが置かれてもプログラム
が正常に動作するようにするためには、絶対アドレスを
指定しないように作成しなければならないなど、プログ
ラム作成上で制約がでてくるという問題があった。
【０００４】本発明は、このような問題を解決し、ＣＰ
Ｕの負担を軽減し、かつ、プログラム作成上の制約の少
ないメモリーアクセスが行なえるアドレスデコーダを提
供することを目的とする。
Ｕの負担を軽減し、かつ、プログラム作成上の制約の少
ないメモリーアクセスが行なえるアドレスデコーダを提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のアドレスデコーダは、ＣＰＵからメモリー
をアクセスする場合に、メモリーのアドレスをデコード
するアドレスデコーダであって、オフセットデータを設
定できるオフセット手段と、前記オフセット手段に設定
されたデータと、前記ＣＰＵから順次出力されるデータ
を加算する加算手段と、前記加算手段の出力データによ
って前記メモリーのアドレスをデコードするデコーダ
と、を有している。
め、本発明のアドレスデコーダは、ＣＰＵからメモリー
をアクセスする場合に、メモリーのアドレスをデコード
するアドレスデコーダであって、オフセットデータを設
定できるオフセット手段と、前記オフセット手段に設定
されたデータと、前記ＣＰＵから順次出力されるデータ
を加算する加算手段と、前記加算手段の出力データによ
って前記メモリーのアドレスをデコードするデコーダ
と、を有している。
【０００６】
【作用】このようにすると、メモリーがグラフィックメ
モリーの場合は、ＣＰＵはアクセスする矩形領域がどの
位置にあっても、オフセット手段にオフセットデータを
設定すれば、常に同じアドレス指定でその矩形領域をア
クセスできる。一方、メモリーがプログラムメモリーの
場合も、同様に、オフセット手段のデータを設定し直す
ことによってＣＰＵにとってプログラムの先頭アドレス
は常に同じ値になるので、プログラム作成上の負担は軽
くなる。
モリーの場合は、ＣＰＵはアクセスする矩形領域がどの
位置にあっても、オフセット手段にオフセットデータを
設定すれば、常に同じアドレス指定でその矩形領域をア
クセスできる。一方、メモリーがプログラムメモリーの
場合も、同様に、オフセット手段のデータを設定し直す
ことによってＣＰＵにとってプログラムの先頭アドレス
は常に同じ値になるので、プログラム作成上の負担は軽
くなる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照しつつ、
説明する。図２に、本発明を実施したメモリーアクセス
回路のブロック図を示す。破線で囲んだ部分15がアドレ
スデコーダであり、これは、オフセットレジスタ16、加
算器17及びデコーダ18から構成されている。図１と同様
に、10はＣＰＵ、11はメモリー、13はデータバス、14は
アドレスバスである。ＣＰＵ10は、アドレスバス14を介
してオフセットレジスタ16に、オフセット値を設定す
る。その後、順次アドレスデータをアドレスバス14に出
力する。このアドレスデータは、加算器17に入力され、
加算器17によって、オフセットレジスタ16に設定されて
いるオフセット値と加算されて、デコーダ18に入力され
る。デコーダ18に入力されたデータが、実際にアクセス
したいメモリーのアドレスであるので、メモリー11はデ
コーダ18によってアドレスを決定されて、ＣＰＵ10はデ
ータバス13を介して、データをリードしたり、ライトし
たりする。
説明する。図２に、本発明を実施したメモリーアクセス
回路のブロック図を示す。破線で囲んだ部分15がアドレ
スデコーダであり、これは、オフセットレジスタ16、加
算器17及びデコーダ18から構成されている。図１と同様
に、10はＣＰＵ、11はメモリー、13はデータバス、14は
アドレスバスである。ＣＰＵ10は、アドレスバス14を介
してオフセットレジスタ16に、オフセット値を設定す
る。その後、順次アドレスデータをアドレスバス14に出
力する。このアドレスデータは、加算器17に入力され、
加算器17によって、オフセットレジスタ16に設定されて
いるオフセット値と加算されて、デコーダ18に入力され
る。デコーダ18に入力されたデータが、実際にアクセス
したいメモリーのアドレスであるので、メモリー11はデ
コーダ18によってアドレスを決定されて、ＣＰＵ10はデ
ータバス13を介して、データをリードしたり、ライトし
たりする。
【０００８】例えば、メモリー11がグラフィックメモリ
ーで、図形データのリード／ライトをする場合、アクセ
スしたい図形データが矩形データであれば、その矩形デ
ータの左上データが位置するアドレスをオフセットレジ
スタ16に設定する。ＣＰＵ10は、その矩形データのＸ及
びＹ方向の大きさ（メモリーのビット数）のみを考慮し
て、Ｘ、Ｙそれぞれの方向について、アドレスをアドレ
スバス14に出力する。ＣＰＵ10が出力したアドレスに、
オフセットレジスタ16のオフセット値を加算した結果
が、加算器17から出力され、デコーダ18を介してメモリ
ー11がアクセスされる。ＣＰＵ10は、アクセスしたい矩
形領域がメモリー上のどこに位置していようとも、オフ
セットレジスタ16の設定値を変えるだけで、同じアドレ
スでアクセスすることができる。
ーで、図形データのリード／ライトをする場合、アクセ
スしたい図形データが矩形データであれば、その矩形デ
ータの左上データが位置するアドレスをオフセットレジ
スタ16に設定する。ＣＰＵ10は、その矩形データのＸ及
びＹ方向の大きさ（メモリーのビット数）のみを考慮し
て、Ｘ、Ｙそれぞれの方向について、アドレスをアドレ
スバス14に出力する。ＣＰＵ10が出力したアドレスに、
オフセットレジスタ16のオフセット値を加算した結果
が、加算器17から出力され、デコーダ18を介してメモリ
ー11がアクセスされる。ＣＰＵ10は、アクセスしたい矩
形領域がメモリー上のどこに位置していようとも、オフ
セットレジスタ16の設定値を変えるだけで、同じアドレ
スでアクセスすることができる。
【０００９】一方、メモリー11がプログラムメモリーの
場合、オフセットレジスタ16の管理は、ＯＳ（Operatin
g System）が行ない、プログラムがロードされた先頭の
アドレスを、ＯＳがオフセットレジスタ16にセットすれ
ば、ＣＰＵ10にとってプログラムの先頭アドレスは常に
同じ値になる。
場合、オフセットレジスタ16の管理は、ＯＳ（Operatin
g System）が行ない、プログラムがロードされた先頭の
アドレスを、ＯＳがオフセットレジスタ16にセットすれ
ば、ＣＰＵ10にとってプログラムの先頭アドレスは常に
同じ値になる。
【００１０】図３に、メモリー11がグラフィックメモリ
ーである場合の、メモリーアクセスについて、メモリー
の状態を示す。ＣＰＵ10が矩形領域R1にアクセスしよう
としたとする。これは、例えば、画面上に矩形を表示す
るという動作であったり、表示画面から矩形を消すとい
う動作であったりする。今、矩形データR1をメモリー11
上にライトする場合を考える。このときの、オフセット
アドレス（オフセットレジスタ16の設定値）は、矩形領
域R1の左上のデータが位置するアドレスA1である。ＣＰ
Ｕ10は、オフセットレジスタ16に前記A1をセットする。
続いて、ＣＰＵ10はアドレス０へ矩形データをライトす
る。具体的には、アドレスバス14に０番地を出力すると
ともに、データバス13に図形データを出力する。加算器
17によって、オフセットレジスタ16の値とＣＰＵ10が指
定したアドレスが加算され（０＋A1）、メモリー11上の
アドレスA1に矩形データが書き込まれる。ＣＰＵ10は、
矩形データR1の大きさを考慮して、アドレス０からＸ及
びＹ方向に順次書き込みを行なう。同様に矩形データR1
をアドレスA2の位置にライトしたいときは、オフセット
レジスタ16にA2を設定する以外は、A1の位置にライトす
るときと全く同じ処理でよく、矩形データの位置によっ
て、アドレスの演算をする必要がない。
ーである場合の、メモリーアクセスについて、メモリー
の状態を示す。ＣＰＵ10が矩形領域R1にアクセスしよう
としたとする。これは、例えば、画面上に矩形を表示す
るという動作であったり、表示画面から矩形を消すとい
う動作であったりする。今、矩形データR1をメモリー11
上にライトする場合を考える。このときの、オフセット
アドレス（オフセットレジスタ16の設定値）は、矩形領
域R1の左上のデータが位置するアドレスA1である。ＣＰ
Ｕ10は、オフセットレジスタ16に前記A1をセットする。
続いて、ＣＰＵ10はアドレス０へ矩形データをライトす
る。具体的には、アドレスバス14に０番地を出力すると
ともに、データバス13に図形データを出力する。加算器
17によって、オフセットレジスタ16の値とＣＰＵ10が指
定したアドレスが加算され（０＋A1）、メモリー11上の
アドレスA1に矩形データが書き込まれる。ＣＰＵ10は、
矩形データR1の大きさを考慮して、アドレス０からＸ及
びＹ方向に順次書き込みを行なう。同様に矩形データR1
をアドレスA2の位置にライトしたいときは、オフセット
レジスタ16にA2を設定する以外は、A1の位置にライトす
るときと全く同じ処理でよく、矩形データの位置によっ
て、アドレスの演算をする必要がない。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵが、例えばグラフィックメモリーをアクセスする
際、アクセスしたい図形データの位置をオフセット値と
して設定すれば、固定のアドレスでそのデータをアクセ
スできるため、ＣＰＵはアドレスの演算の負担がなくな
り、システムの高速化が図れる。また、例えば、メモリ
ーがプログラムメモリーである場合は、プログラムの先
頭アドレスをオフセット値として設定すれば、ＣＰＵに
とってプログラムの先頭アドレスは常に同じ値になり、
プログラム作成の際にプログラムアドレスについて考慮
する必要がなくなり、作成時間の短縮が可能となる。
ＣＰＵが、例えばグラフィックメモリーをアクセスする
際、アクセスしたい図形データの位置をオフセット値と
して設定すれば、固定のアドレスでそのデータをアクセ
スできるため、ＣＰＵはアドレスの演算の負担がなくな
り、システムの高速化が図れる。また、例えば、メモリ
ーがプログラムメモリーである場合は、プログラムの先
頭アドレスをオフセット値として設定すれば、ＣＰＵに
とってプログラムの先頭アドレスは常に同じ値になり、
プログラム作成の際にプログラムアドレスについて考慮
する必要がなくなり、作成時間の短縮が可能となる。
【図１】 従来のメモリーアクセス回路のブロック図。
【図２】 本発明を実施したメモリーアクセス回路のブ
ロック図。
ロック図。
【図３】 グラフィックメモリーのアクセス状態を示す
図。
図。
10 ＣＰＵ 11 メモリー 12 アドレスデコーダ 13 データバス 14 アドレスバス 15 アドレスデコーダ 16 オフセットレジスタ 17 加算器 18 デコーダ
Claims (1)
- 【請求項１】 ＣＰＵからメモリーをアクセスする場合
に、メモリーのアドレスをデコードするアドレスデコー
ダであって、 オフセットデータを設定できるオフセット手段と、 前記オフセット手段に設定されたデータと、前記ＣＰＵ
から順次出力されるデータを加算する加算手段と、 前記加算手段の出力データによって前記メモリーのアド
レスをデコードするデコーダと、を有することを特徴と
するアドレスデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791791A JPH0540685A (ja) | 1991-08-02 | 1991-08-02 | アドレスデコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791791A JPH0540685A (ja) | 1991-08-02 | 1991-08-02 | アドレスデコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540685A true JPH0540685A (ja) | 1993-02-19 |
Family
ID=16711766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21791791A Pending JPH0540685A (ja) | 1991-08-02 | 1991-08-02 | アドレスデコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11215986B2 (en) | 2015-03-12 | 2022-01-04 | Nightingale Intelligent Systems | Automated drone systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334185A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | アドレス修飾可能なメモリアレイ |
-
1991
- 1991-08-02 JP JP21791791A patent/JPH0540685A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334185A (ja) * | 1989-06-28 | 1991-02-14 | Mitsubishi Electric Corp | アドレス修飾可能なメモリアレイ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11215986B2 (en) | 2015-03-12 | 2022-01-04 | Nightingale Intelligent Systems | Automated drone systems |
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