JPS61276049A - ダイレクト・メモリ・アクセス制御方式 - Google Patents
ダイレクト・メモリ・アクセス制御方式Info
- Publication number
- JPS61276049A JPS61276049A JP11801585A JP11801585A JPS61276049A JP S61276049 A JPS61276049 A JP S61276049A JP 11801585 A JP11801585 A JP 11801585A JP 11801585 A JP11801585 A JP 11801585A JP S61276049 A JPS61276049 A JP S61276049A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ビットマツプメモリに対してダイレクト・メモリ・アク
セス（以後ＤＭＡと略す）により、イメージデータを転
送するため、Ｘ方向とＹ方向とで独立にアドレスとデー
タ転送量を制御する回路をイメージデータの読出側と書
込側とに夫々設けた。
セス（以後ＤＭＡと略す）により、イメージデータを転
送するため、Ｘ方向とＹ方向とで独立にアドレスとデー
タ転送量を制御する回路をイメージデータの読出側と書
込側とに夫々設けた。
本発明はビットマツプメモリを対象として、イメージデ
ータのＤＭＡを行う方式に係り、特にイメージデータの
読出側と書込側とでアドレス及びデータ転送量の処理を
、Ｘ方向及びＹ方向に夫々独立して行うことで、矩形の
イメージデータを高速にＤＭＡ転送するダイレクト・メ
モリ・アクセス制御方式に関する。
ータのＤＭＡを行う方式に係り、特にイメージデータの
読出側と書込側とでアドレス及びデータ転送量の処理を
、Ｘ方向及びＹ方向に夫々独立して行うことで、矩形の
イメージデータを高速にＤＭＡ転送するダイレクト・メ
モリ・アクセス制御方式に関する。
メモリを持ちプロセッサにより制御される装置において
、メモリ間でデータを転送する場合、プロセッサの負担
を軽減するため、プロセッサの制御によらず、ＤＭＡ制
御回路の制御により、データ転送を実施することは既に
公知のことである。
、メモリ間でデータを転送する場合、プロセッサの負担
を軽減するため、プロセッサの制御によらず、ＤＭＡ制
御回路の制御により、データ転送を実施することは既に
公知のことである。
ところで、最近表示装置の如くビットマツプメモリを使
用する装置が多く用いられるようになり、このビットマ
ツプメモリの如く、Ｘ方向とＹ方向のアドレスにより、
イメージデータの書込み／読出しを行うメモリにおいて
も、ＤＭＡによりイメージデータの転送を高速に実施出
来ることが望まれている。
用する装置が多く用いられるようになり、このビットマ
ツプメモリの如く、Ｘ方向とＹ方向のアドレスにより、
イメージデータの書込み／読出しを行うメモリにおいて
も、ＤＭＡによりイメージデータの転送を高速に実施出
来ることが望まれている。
従来のＤＭＡ制御回路は連続したデータを転送するため
、メモリ上のデータのアドレスが連続しており、メモリ
の一つのアドレスから連続したアドレスでデータを読出
すか、又はメモリの一つのアドレスから連続したアドレ
ス空間に書込む動作を行えるのみである。
、メモリ上のデータのアドレスが連続しており、メモリ
の一つのアドレスから連続したアドレスでデータを読出
すか、又はメモリの一つのアドレスから連続したアドレ
ス空間に書込む動作を行えるのみである。
上記の如く、従来はメモリ上でアドレスの連続するデー
タの読出し又は書込みが可能なだけであるため、ビット
マツプメモリの如く、Ｘ方向とＹ方向に夫々独立のアド
レスを持つ構成のメモリに対しては、矩形領域の指定が
出来ない。従ってビットマツプメモリ内のイメージデー
タの移動が出来ないという問題がある。
タの読出し又は書込みが可能なだけであるため、ビット
マツプメモリの如く、Ｘ方向とＹ方向に夫々独立のアド
レスを持つ構成のメモリに対しては、矩形領域の指定が
出来ない。従ってビットマツプメモリ内のイメージデー
タの移動が出来ないという問題がある。
本発明はこのような問題点に鑑み、アドレス及びデータ
転送量の処理をＸ方向とＹ方向で独立させ、且つデータ
読出側と書込側とで夫々独立した処理回路を設けること
で、矩形のイメージデータをＤＭＡで高速に転送可能と
することを目的としている。
転送量の処理をＸ方向とＹ方向で独立させ、且つデータ
読出側と書込側とで夫々独立した処理回路を設けること
で、矩形のイメージデータをＤＭＡで高速に転送可能と
することを目的としている。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
１０は装置全体を制御するプロセッサ、１１はデータ読
出側のＸ方向の処理先頭アドレスを格納するレジスタ、
１２はデータ読出側のＸ方向のデータ転送量を格納する
レジスタ、１３はデータ書込側のＸ方向の処理先頭アド
レスを格納するレジスタ、１４はデータ書込側のＸ方向
のデータ転送量を格納するレジスタである。
出側のＸ方向の処理先頭アドレスを格納するレジスタ、
１２はデータ読出側のＸ方向のデータ転送量を格納する
レジスタ、１３はデータ書込側のＸ方向の処理先頭アド
レスを格納するレジスタ、１４はデータ書込側のＸ方向
のデータ転送量を格納するレジスタである。
１５はＤＭＡ回路全体を制御する制御回路、１６はデー
タ読出側のＸ方向アドレスを作成するカウンタ、１７は
データ読出側のＸ方向データ転送量を指示するカウンタ
、１８はデータ読出側のＹ方向アドレスを作成するカウ
ンタ、１９はデータ読出側のＹ方向データ転送量を管理
するカウンタである。
タ読出側のＸ方向アドレスを作成するカウンタ、１７は
データ読出側のＸ方向データ転送量を指示するカウンタ
、１８はデータ読出側のＹ方向アドレスを作成するカウ
ンタ、１９はデータ読出側のＹ方向データ転送量を管理
するカウンタである。
２０はデータ書込側のＸ方向アドレスを作成するカウン
タ、２１はデータ書込側のＸ方向データ転送量を指示す
るカウンタ、２２はデータ書込側のＹ方向アドレスを作
成するカウンタ、２３はデータ書込側のＹ方向データ転
送量を管理するカウンタである。
タ、２１はデータ書込側のＸ方向データ転送量を指示す
るカウンタ、２２はデータ書込側のＹ方向アドレスを作
成するカウンタ、２３はデータ書込側のＹ方向データ転
送量を管理するカウンタである。
２４はカウンタ１６及び１８と、カウンタ２０及び２２
の出力を切り替えるマルチプレクサ、２５はメモリ２６
とデータの授受を行うフリップフロップ、２６はイメー
ジデータを格納するビットマツプメモリである。
の出力を切り替えるマルチプレクサ、２５はメモリ２６
とデータの授受を行うフリップフロップ、２６はイメー
ジデータを格納するビットマツプメモリである。
プロセッサ１０は初期値をレジスタ１１〜１４とカウン
タ１８．１９及び２２．２３にセントするのみで、制御
回路１５の制御により、ビットマツプメモリ２６の或領
域のイメージデータを他の領域にＤＭＡにより転送する
ことが可能となる構成とする。
タ１８．１９及び２２．２３にセントするのみで、制御
回路１５の制御により、ビットマツプメモリ２６の或領
域のイメージデータを他の領域にＤＭＡにより転送する
ことが可能となる構成とする。
上記構成とすることで、制御回路１５の制御により、ビ
ットマツプメモリ２６のイメージデータを、カウンタ１
６と１８の指示するアドレスで、Ｘ方向に１ビツトずつ
順次データをフリップフロップ２５に読出す。
ットマツプメモリ２６のイメージデータを、カウンタ１
６と１８の指示するアドレスで、Ｘ方向に１ビツトずつ
順次データをフリップフロップ２５に読出す。
そしてこのフリップフロップ２５のデータをカウンタ２
０と２２の指示するアドレスに順次書込み、カウンタ１
７の指示するビット数Ｘ方向のデータを読出したら、カ
ウンタ１８のアドレ不を＋１し、カウンタ１９のデータ
転送量を−１して上記動作をカウンタ１９が零となるま
で繰り返す。
０と２２の指示するアドレスに順次書込み、カウンタ１
７の指示するビット数Ｘ方向のデータを読出したら、カ
ウンタ１８のアドレ不を＋１し、カウンタ１９のデータ
転送量を−１して上記動作をカウンタ１９が零となるま
で繰り返す。
制御回路１５はカウンタ１７と２１及びカウンタ１９と
２３の値が同一の場合は、カウンタ１６と同期してカウ
ンタ２０を＋１し、カウンタ１８に同期してカウンタ２
２を＋１する。
２３の値が同一の場合は、カウンタ１６と同期してカウ
ンタ２０を＋１し、カウンタ１８に同期してカウンタ２
２を＋１する。
同一で無い場合は、この差に応じてカウンタ２０のアド
レスとカウンタ２２のアドレスを変更し、上記データを
書込む。
レスとカウンタ２２のアドレスを変更し、上記データを
書込む。
第２図は第１図の動作を説明する図である。
第２図（ａｌはイメージデータ転送前のビットマツプメ
モリを示し、Ｘ方向の大きさが１５ビツト、４Ｙ方向の
大きさが１６ビツトとする。イメージデータは５１が記
憶されており、点線で示す２７の領域を、第２図（ｂ）
の点線で示す２８の領域に転送して“５”を複写するも
のとする。
モリを示し、Ｘ方向の大きさが１５ビツト、４Ｙ方向の
大きさが１６ビツトとする。イメージデータは５１が記
憶されており、点線で示す２７の領域を、第２図（ｂ）
の点線で示す２８の領域に転送して“５”を複写するも
のとする。
第１図において、プロセッサ１０は、領域２７を読出す
ため、Ｘ方向の先頭アドレス０をレジスタ１１に、Ｙ方
向の先頭アドレスＯをカウンタ１８にセットする。又領
域２８に転送するため、Ｘ方向の先頭アドレス８をレジ
スタ１３に、Ｙ方向の先頭アドレスをカウンタ２２にセ
ットする。
ため、Ｘ方向の先頭アドレス０をレジスタ１１に、Ｙ方
向の先頭アドレスＯをカウンタ１８にセットする。又領
域２８に転送するため、Ｘ方向の先頭アドレス８をレジ
スタ１３に、Ｙ方向の先頭アドレスをカウンタ２２にセ
ットする。
又更にレジスタ１２と１４にＸ方向のデータ転送！！に
６をセットし、カウンタ１９と２３にＹ方向のデータ転
送量８をセットする。そして制御回路１５を起動する。
６をセットし、カウンタ１９と２３にＹ方向のデータ転
送量８をセットする。そして制御回路１５を起動する。
制御回路１５はカウンタ１６．１７，２０．２１に夫々
レジスタ１１’、１２，１３．１４の値をセットさせる
と、マルチプレクサ２４を制御してカウンタ１６と１８
の値をビットマツプメモリ２６に送出させ、同時に読取
信号をビットマ・ノブメモリ２６に送出する。
レジスタ１１’、１２，１３．１４の値をセットさせる
と、マルチプレクサ２４を制御してカウンタ１６と１８
の値をビットマツプメモリ２６に送出させ、同時に読取
信号をビットマ・ノブメモリ２６に送出する。
ビットマツプメモリ２６からフリップフロップ２５に、
第２図ｔａｌのアドレス０．０のデータが読出されてセ
ットされる。制御和回路１５はフリップフロップ２５に
データがセットされるとマルチプレクサ２４を制御して
、カウンタ２０と２２の値をビットマツプメモリ２６に
送出させ、同時にビットマツプメモリ２６に書込信号を
送出する。
第２図ｔａｌのアドレス０．０のデータが読出されてセ
ットされる。制御和回路１５はフリップフロップ２５に
データがセットされるとマルチプレクサ２４を制御して
、カウンタ２０と２２の値をビットマツプメモリ２６に
送出させ、同時にビットマツプメモリ２６に書込信号を
送出する。
従ってフリップフロン’７”２５のデータは第２図（ｂ
ｌに示す如くアドレス８，８に書込まれる。
ｌに示す如くアドレス８，８に書込まれる。
制御回路１５はカウンタ１７の値が６のため、−１して
データ転送量を５とすると共に、カウンタ１６を＋１し
てアドレスを１とする。又カウンタ２０を＋１してアド
レスを９とする共にカウンタ２１を−１してデータ転送
量を５とする。
データ転送量を５とすると共に、カウンタ１６を＋１し
てアドレスを１とする。又カウンタ２０を＋１してアド
レスを９とする共にカウンタ２１を−１してデータ転送
量を５とする。
制御回路１５はマルチプレクサ２４を制御して、前記同
様カウンタ１６と１８のアドレス及び読取信号をビット
マツプメモリ２６に送出し、アドレス１．０のデータを
フリップフロップ２５に読出す。制御回路１５はマルチ
プレクサ２４を制御し、カウンタ２０と２２のアドレス
及び書込信号をビットマツプメモリ２６に送出し、アド
レス９，８にフリップフロップ２５のデータを書込む。
様カウンタ１６と１８のアドレス及び読取信号をビット
マツプメモリ２６に送出し、アドレス１．０のデータを
フリップフロップ２５に読出す。制御回路１５はマルチ
プレクサ２４を制御し、カウンタ２０と２２のアドレス
及び書込信号をビットマツプメモリ２６に送出し、アド
レス９，８にフリップフロップ２５のデータを書込む。
上記動作を繰り返し、カウンタ１７が零になると、カウ
ンタ１６，１７，２０．２１に夫々レジスタ１１，１２
．１３．１４の値をセットさせ、カウンタ１８と２２の
値を＋１し、カウンタ１９とカウンタ２３のイ直を−１
する。
ンタ１６，１７，２０．２１に夫々レジスタ１１，１２
．１３．１４の値をセットさせ、カウンタ１８と２２の
値を＋１し、カウンタ１９とカウンタ２３のイ直を−１
する。
従って第２図（ａ）のＹ方向アドレス１のＸ方向のデー
タが、Ｘ方向のアドレスＯ〜６まで読出され、第２図（
ｂ）のＹ方向アドレス９のＸ方向のアドレス８〜Ｅまで
に書込まれる。
タが、Ｘ方向のアドレスＯ〜６まで読出され、第２図（
ｂ）のＹ方向アドレス９のＸ方向のアドレス８〜Ｅまで
に書込まれる。
上記動作を繰り返し、カウンタ１７と１９の値が共に零
となると、制御回路１５はイメージデータの転送が完了
したと判定し、動作を停止する。
となると、制御回路１５はイメージデータの転送が完了
したと判定し、動作を停止する。
第２図では領域２７と２８が同一の矩形で説明したが、
この領域２７と２８の形状が異なる場合、制御回路１５
はカウンタ１７と２１の差とカウンタ１９と２３の差を
利用して、カウンタ２・０と２２のアドレスを変更し、
領域２８の形状に合致した矩形領域にデータを書込める
ように制御する。
この領域２７と２８の形状が異なる場合、制御回路１５
はカウンタ１７と２１の差とカウンタ１９と２３の差を
利用して、カウンタ２・０と２２のアドレスを変更し、
領域２８の形状に合致した矩形領域にデータを書込める
ように制御する。
以上説明した如く、本発明はビットマツプメモリで、イ
メージデータのＤＭＡによるデータ転送を高速に実施す
ることが出来る。
メージデータのＤＭＡによるデータ転送を高速に実施す
ることが出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は第１図の動作を説明する図である。
図において、
１０はプロセッサ、 １１〜１４はレジスタ、１５
は制御回路、 １６〜２３はカウンタ、２４は
マルチプレクサ、 ２５はフリップフロップ、２６はビ
ットマツプメモリである。 本発明の一変謎例芝示す回路のフ゛Ｄツ７図壽 １ 囚 Ｘ （α） Ｘ 簾Ｉ カのすカイＰＦｔ を萌する詔 ＄２ １！１
は制御回路、 １６〜２３はカウンタ、２４は
マルチプレクサ、 ２５はフリップフロップ、２６はビ
ットマツプメモリである。 本発明の一変謎例芝示す回路のフ゛Ｄツ７図壽 １ 囚 Ｘ （α） Ｘ 簾Ｉ カのすカイＰＦｔ を萌する詔 ＄２ １！１
Claims (2)
- （１）ビットマップメモリ（２６）に展開されたイメー
ジデータを読出すためのＸ方向のアドレスを指示する第
１のＸアドレス指示手段（１１、１６）と、該第１のＸ
アドレス指示手段（１１、１６）により読出されるデー
タ転送量を指示する第１の指示手段（１２、１７）と、 前記イメージデータを読出すためのＹ方向のアドレスを
指示する第１のＹアドレス指示手段（１８）と、 該第１のＹアドレス指示手段（１８）により読出される
データ転送量を管理する第１の管理手段（１９）と、 読出されたデータを書込むためのＸ方向のアドレスを指
示する第２のＸアドレス指示手段（１３、２０）と、 該第２のＸアドレス指示手段（１３、２０）により書込
まれるデータ転送量を指示する第２の指示手段（１４、
２１）と、 前記イメージデータを書込むためのＹ方向のアドレスを
指示する第２のＹアドレス指示手段（２２）と、 該第２のＹアドレス指示手段（２２）により書込まれる
データ転送量を管理する第２の管理手段（２３）と、 前記第１のＸ及びＹアドレス指示手段（１６、１８）と
第２のＸ及びＹアドレス指示手段（２０、２２）の出力
を切替える切替手段（２４）と、 前記第１のＸ及びＹアドレス指示手段（１６、１８）と
第２のＸ及びＹアドレス指示手段（２０、２２）と第１
及び第２の指示手段（１７、２１）と第１及び第２の管
理手段（１９、２３）と切替手段（２４）とを制御する
制御手段（１５）とを設け、 第１のＸアドレス指示手段（１６）が指示するデータを
読出し、第２のＸアドレス指示手段（２０）の指示する
アドレスに書込んだ後、第１のＸアドレス指示手段（１
６）をインクリメントする動作を第１の指示手段（１７
）が指示するデータ転送量繰り返した後、第１のＹアド
レス指示手段（１８）をインクリメントとする動作を繰
り返し、第１の管理手段（１９）が指示するデータ転送
量を読出した時、動作を停止することを特徴とするダイ
レクト・メモリ・アクセス制御方式。 - （２）上記第１の指示手段（１７）と第２の指示手段（
２１）及び第１の管理手段（１９）と第２の管理手段（
２３）とのデータ転送量に差のある場合、第２のＸアド
レス指示手段（２０）と第２のＹアドレス指示手段（２
２）のアドレスを該データ転送量の差に応じて変更する
ことを特徴とする特許請求の範囲第１項記載のダイレク
ト・メモリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11801585A JPS61276049A (ja) | 1985-05-31 | 1985-05-31 | ダイレクト・メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11801585A JPS61276049A (ja) | 1985-05-31 | 1985-05-31 | ダイレクト・メモリ・アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276049A true JPS61276049A (ja) | 1986-12-06 |
Family
ID=14725946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11801585A Pending JPS61276049A (ja) | 1985-05-31 | 1985-05-31 | ダイレクト・メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182157A (ja) * | 1994-10-24 | 1995-07-21 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
-
1985
- 1985-05-31 JP JP11801585A patent/JPS61276049A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182157A (ja) * | 1994-10-24 | 1995-07-21 | Mitsubishi Electric Corp | ディジタル信号処理プロセッサ |
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