JPS59226957A - デ−タ制御システム - Google Patents
デ−タ制御システムInfo
- Publication number
- JPS59226957A JPS59226957A JP58101163A JP10116383A JPS59226957A JP S59226957 A JPS59226957 A JP S59226957A JP 58101163 A JP58101163 A JP 58101163A JP 10116383 A JP10116383 A JP 10116383A JP S59226957 A JPS59226957 A JP S59226957A
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- JP
- Japan
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- memory
- data
- byte
- word
- register
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ制御システム、特に、複数バイト構成の
語単位に記憶動作を行なうメモリにおけるデータ制御シ
ステムに関する。
語単位に記憶動作を行なうメモリにおけるデータ制御シ
ステムに関する。
情報処理装置におけるメモリにおいては、入出力装置と
の間にインタフェースを有する工０エリアと、中央処理
装置との間にインタフェースを有する処理エリアとの間
でデータの移送を行なうことが震度発生する。このよう
な移送は、移送命令（Ｍｏｌ命令）によって行なわれ、
指定された移送元先頭アドレスから始まる連続したメモ
リエリアを語単位に読み出し、その都度に指定された移
送先先頭アドレスから始まる連続したメモリエリアに語
単位に書側込んでいく。この読出と書込とは、移送命令
によりて指定されたバイト数のデ−夕を移送し終えるの
に必要な回数だけ繰多返し行なわれる。
の間にインタフェースを有する工０エリアと、中央処理
装置との間にインタフェースを有する処理エリアとの間
でデータの移送を行なうことが震度発生する。このよう
な移送は、移送命令（Ｍｏｌ命令）によって行なわれ、
指定された移送元先頭アドレスから始まる連続したメモ
リエリアを語単位に読み出し、その都度に指定された移
送先先頭アドレスから始まる連続したメモリエリアに語
単位に書側込んでいく。この読出と書込とは、移送命令
によりて指定されたバイト数のデ−夕を移送し終えるの
に必要な回数だけ繰多返し行なわれる。
読出動作と書込動作とは交互に同一回数だけ繰り返され
ることが多いが、移送元先頭アドレスと移送先先頭アド
レスと移送すべきデータのバイト数とによっては、最終
バイトの移送は読出、書込、書込と書込が２回連続する
ことがある。
ることが多いが、移送元先頭アドレスと移送先先頭アド
レスと移送すべきデータのバイト数とによっては、最終
バイトの移送は読出、書込、書込と書込が２回連続する
ことがある。
ところで、読出と書込との記憶動作の単位である語が複
数バイトで構成されているようなメモリにおいては、バ
イトごとにアドレスを付し、メモリ空間の有効利用のた
めに、データはバイト単位に隙間なく格納されることが
多い。このような可変長命令形式においては、前述のよ
うな移送命令実行時には移送先先頭アドレスと移送元先
頭アドレスとの間には、胎内バイト位置のズレがあシ得
ることになシ、語単位に読み出された移送元のデータは
とのズレに合致するようにバイトの位置合せをしたうえ
で、移送先に語単位に書き込むようにする必要がある。
数バイトで構成されているようなメモリにおいては、バ
イトごとにアドレスを付し、メモリ空間の有効利用のた
めに、データはバイト単位に隙間なく格納されることが
多い。このような可変長命令形式においては、前述のよ
うな移送命令実行時には移送先先頭アドレスと移送元先
頭アドレスとの間には、胎内バイト位置のズレがあシ得
ることになシ、語単位に読み出された移送元のデータは
とのズレに合致するようにバイトの位置合せをしたうえ
で、移送先に語単位に書き込むようにする必要がある。
従来のこの種のデータ制御システムは、移送元のデータ
をいったん中央処理装置内にとり込み、中央処理装置内
のハードウェア機構を駆使して、バイト位置合せを行な
い、移送先のデータを生成している。
をいったん中央処理装置内にとり込み、中央処理装置内
のハードウェア機構を駆使して、バイト位置合せを行な
い、移送先のデータを生成している。
このような従来構成においては、移送元のデータから移
送先のデータへのバイト位置合せか、常に中央処理装置
内で行なわれるため、移送命令の実行速度が低いという
欠点がある。
送先のデータへのバイト位置合せか、常に中央処理装置
内で行なわれるため、移送命令の実行速度が低いという
欠点がある。
本発明の目的は僅少なハードウェアの追加によって、移
送命令の実行を高速化したデータ制御システムを提供す
ることにある。
送命令の実行を高速化したデータ制御システムを提供す
ることにある。
本発明のシステムは、複数バイト構成の語単位に記憶動
作を行なうメモリにおけるデータ制御システムにおいて
、 前記メモリから読み出された前記語を保持するための続
出レジスタと、 前記メモリ内のバイト単位に区分されるデータの移送命
令における該データの移送先と移送元との前記語のバイ
ト位置ズレに応答して前記続出レジスタの保持内容をバ
イト単位にシフトさせる位置合せ器と、 前記移送命令実行時に前記メモリから前記読出しレジス
タに読み出された最終の語を前記メモリに書き込むのに
二度の書込動作を要するときの二匿目の書込動作時には
前記位置合せ器の出力を受は入れその他のときには外部
からの書込データを受は入れてそれぞれ前記メモリへの
書込データとする切替器 とを前記メモリ内に設けたことを特徴とする。
作を行なうメモリにおけるデータ制御システムにおいて
、 前記メモリから読み出された前記語を保持するための続
出レジスタと、 前記メモリ内のバイト単位に区分されるデータの移送命
令における該データの移送先と移送元との前記語のバイ
ト位置ズレに応答して前記続出レジスタの保持内容をバ
イト単位にシフトさせる位置合せ器と、 前記移送命令実行時に前記メモリから前記読出しレジス
タに読み出された最終の語を前記メモリに書き込むのに
二度の書込動作を要するときの二匿目の書込動作時には
前記位置合せ器の出力を受は入れその他のときには外部
からの書込データを受は入れてそれぞれ前記メモリへの
書込データとする切替器 とを前記メモリ内に設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本実施例は読出レジスタｌと、書
込レジスタ２と、アライメント器３と、差分レジスタ４
と、切替器５とから構成されておシ、メモリ内に含まれ
る。
込レジスタ２と、アライメント器３と、差分レジスタ４
と、切替器５とから構成されておシ、メモリ内に含まれ
る。
読出レジスタｌはメモリ中核部（図示省略、以後単にメ
モリと記す）からのメモリ読出データ１１を保持するた
めのレジスタであシ、読出レジスタ出力１０は中央処理
装置等の外部にとシ出されるとともに、アライメント器
３にも入力している。
モリと記す）からのメモリ読出データ１１を保持するた
めのレジスタであシ、読出レジスタ出力１０は中央処理
装置等の外部にとシ出されるとともに、アライメント器
３にも入力している。
切替器５にはアライメント器出力３０と、中央処理装置
等の外部から送られてぐる書込データ５１とが供給され
ており、切替信号５２に応答して切り替えられる。切替
信号５２は、中央処理装置が移送命令を実行する場合に
、前述のような二回連続したメモリへの書込が行なわれ
るときの二回目の書込動作時にのみ、論理″、 ＋＋に
なって、切替器５はアライメント器出力３０を受は入れ
、その他の時には切替信号５２は論理″′０”になって
いて、書込データ５１を受は入れるように作用する。
等の外部から送られてぐる書込データ５１とが供給され
ており、切替信号５２に応答して切り替えられる。切替
信号５２は、中央処理装置が移送命令を実行する場合に
、前述のような二回連続したメモリへの書込が行なわれ
るときの二回目の書込動作時にのみ、論理″、 ＋＋に
なって、切替器５はアライメント器出力３０を受は入れ
、その他の時には切替信号５２は論理″′０”になって
いて、書込データ５１を受は入れるように作用する。
切替器５に受は入れられたデータは、書込レジスタ２に
保持され、メモリ書込データ２０としてメモリに供給さ
れ、書き込まれる。メモリは１語が４バイト構成になっ
ており、語単位に読出と書込とが行なわれる。書込のと
きには、図示を省略した手段によって、メモリ書込デー
タ２０のうちの各胎内の１〜４バイトをマスクすること
も、もちろんできるようになっている。
保持され、メモリ書込データ２０としてメモリに供給さ
れ、書き込まれる。メモリは１語が４バイト構成になっ
ており、語単位に読出と書込とが行なわれる。書込のと
きには、図示を省略した手段によって、メモリ書込デー
タ２０のうちの各胎内の１〜４バイトをマスクすること
も、もちろんできるようになっている。
さて、移送命令は、オペレーションコードの他に、移送
元アドレスと移送先アドレスと移送すべきバイト数とバ
イト単位の移送指定とを指定するが、中央処理装置はこ
の移送命令を、対応するマイクロプログラムによって実
行するようになっている。移送命令対応のマイクロプロ
グラム（以後単にマイクロプログラムと記す）は、先ず
、移送先アドレスに対応するバイト位置と移送元アドレ
スに対応するバイト位置とのバイト位置ズレ４１を求め
る。
元アドレスと移送先アドレスと移送すべきバイト数とバ
イト単位の移送指定とを指定するが、中央処理装置はこ
の移送命令を、対応するマイクロプログラムによって実
行するようになっている。移送命令対応のマイクロプロ
グラム（以後単にマイクロプログラムと記す）は、先ず
、移送先アドレスに対応するバイト位置と移送元アドレ
スに対応するバイト位置とのバイト位置ズレ４１を求め
る。
第２（ＡＪ図と第２（１３１図とはこのバイト位置ズレ
４１を説明するために、メモリの記憶領域を概念化して
示しており、数字ｆｉｌ 、ｒ２Ｊ 、Ｆ３ｒおよび
「４」は各語のバイト位置を示す。第２（５）図はＡ、
Ｂ、Ｃ，Ｄ、Ｂ、Ｆ、Ｇ、Ｈ，ＩおよびＪを内容とする
１０バイトの移送元のデータが、語Ｘの第２バイトから
語（Ｘ＋２）の第３バイトマでの記憶領域に格納されて
いる様子を示す。また、第２Ｑ３）図はこの移送元のデ
ータが、語Ｙの第４バイトから語（Ｙ＋３）の第１バイ
トまでの記憶領域に移送され終った様子を示す。このと
きのバイト位置ズレ４１は「２」であシ、マイクログロ
グラムはこのバイト位置ズレ４１ 「ｚＪを差分レジス
タ４にセットする、このようなバイト位置ズレ４１は移
送元アドレスと移送先アドレスとによっては、「０」〜
「３」の値になシ得る。
４１を説明するために、メモリの記憶領域を概念化して
示しており、数字ｆｉｌ 、ｒ２Ｊ 、Ｆ３ｒおよび
「４」は各語のバイト位置を示す。第２（５）図はＡ、
Ｂ、Ｃ，Ｄ、Ｂ、Ｆ、Ｇ、Ｈ，ＩおよびＪを内容とする
１０バイトの移送元のデータが、語Ｘの第２バイトから
語（Ｘ＋２）の第３バイトマでの記憶領域に格納されて
いる様子を示す。また、第２Ｑ３）図はこの移送元のデ
ータが、語Ｙの第４バイトから語（Ｙ＋３）の第１バイ
トまでの記憶領域に移送され終った様子を示す。このと
きのバイト位置ズレ４１は「２」であシ、マイクログロ
グラムはこのバイト位置ズレ４１ 「ｚＪを差分レジス
タ４にセットする、このようなバイト位置ズレ４１は移
送元アドレスと移送先アドレスとによっては、「０」〜
「３」の値になシ得る。
マイクロプログラムは次に、語Ｘの読出、語Ｙの書込、
語（ｘ＋ｉ）の読出、語（Ｙ＋１）の書込、語（Ｘ＋２
）の続出、語（Ｙ＋２）の書込および＠ （Ｙ＋ ３
）の書込をこの順序に行なう。先ずＺＡＢＣ（Ｚは内容
が知られていないことを示す）を内容とする語Ｘは続出
レジスタｌにメモリ読出データ１１として読み出され保
持される。この読出レジスタ出力１０が中央処理装置に
おいて、前述のバイト位置ズレ「２」だけ右シフトされ
（ＺＺＺＡとなる）、書込データ５１として切替器５を
介して、書込レジスタ２に入力し、メモリ書込データ２
０として、メモリＶｃｇき込まれる。
語（ｘ＋ｉ）の読出、語（Ｙ＋１）の書込、語（Ｘ＋２
）の続出、語（Ｙ＋２）の書込および＠ （Ｙ＋ ３
）の書込をこの順序に行なう。先ずＺＡＢＣ（Ｚは内容
が知られていないことを示す）を内容とする語Ｘは続出
レジスタｌにメモリ読出データ１１として読み出され保
持される。この読出レジスタ出力１０が中央処理装置に
おいて、前述のバイト位置ズレ「２」だけ右シフトされ
（ＺＺＺＡとなる）、書込データ５１として切替器５を
介して、書込レジスタ２に入力し、メモリ書込データ２
０として、メモリＶｃｇき込まれる。
同様にして、ＤＥＦＧの読出、ＢＣＤＥの書込、ＨＩＪ
Ｚの読出、ＦＧＨＩの書込が行なわれる。ＦＧＨＩの書
込までは、切替信号５２は論理″′０″であるため、ア
ライメント器出力３０は切替器５に受は入れられない。
Ｚの読出、ＦＧＨＩの書込が行なわれる。ＦＧＨＩの書
込までは、切替信号５２は論理″′０″であるため、ア
ライメント器出力３０は切替器５に受は入れられない。
ＦＧＨＩの書込に続（ＪＺＺＺの書込時には、マイクロ
プログラムは切替信号５２を論理“ｌ”にして、書込デ
ータ５１に代ってアライメント器出力３０を受は入れる
ようにさせる。
プログラムは切替信号５２を論理“ｌ”にして、書込デ
ータ５１に代ってアライメント器出力３０を受は入れる
ようにさせる。
アライメント器３は、差分レジスタ４にセットされてい
るバイト位置ズレ４１の値を示す差分レジスタ出力４０
に応答して、そのときの読出レジスタ出力１０を右シフ
トする。すなわち、差分レジスタ出力４０がＩ’ｌｌ
、ｒ２Ｊまたは「３」のときには、それぞれ、読出レジ
スタ出力ｌＯの第４バイトをｉｌｌバイト、第３バイト
と第４バイトとを各ｇｌバイトと第２バイト、第２バイ
トと第３バイトと第４バイトとを各第１バイトと第２バ
イトと第３バイトとする。第２（５）同第２（Ｂ）図の
場合には、差分レジスタ出力４０が「２」であり、語（
Ｙ＋３）への書込を行なおうとするときの続出レジスタ
出力１０はＨＩＪＺであるため、アラ（メ／）！出力３
０はＪｚｚ′ｌＪとなり、Ｊ ＺＺＺが語（Ｙ＋３）に
ｉｎ込まれることになる。
るバイト位置ズレ４１の値を示す差分レジスタ出力４０
に応答して、そのときの読出レジスタ出力１０を右シフ
トする。すなわち、差分レジスタ出力４０がＩ’ｌｌ
、ｒ２Ｊまたは「３」のときには、それぞれ、読出レジ
スタ出力ｌＯの第４バイトをｉｌｌバイト、第３バイト
と第４バイトとを各ｇｌバイトと第２バイト、第２バイ
トと第３バイトと第４バイトとを各第１バイトと第２バ
イトと第３バイトとする。第２（５）同第２（Ｂ）図の
場合には、差分レジスタ出力４０が「２」であり、語（
Ｙ＋３）への書込を行なおうとするときの続出レジスタ
出力１０はＨＩＪＺであるため、アラ（メ／）！出力３
０はＪｚｚ′ｌＪとなり、Ｊ ＺＺＺが語（Ｙ＋３）に
ｉｎ込まれることになる。
以上の説明は、最終の語ＨＩＪ Ｚが連続した二回の書
込動作によって、メモリに書き込まれる例であるが、移
送すべきデータが語Ｘの第２バイトから語（Ｘ＋２ ）
の第２バイトまでの記憶領域に格納されているＡ、Ｂ、
Ｃ，Ｄ、Ｅ、Ｐ 、Ｇ、Ｈおよび工であり、かつ移送先
が語Ｙの第４バイトから語（Ｙ＋２ ）の第４バイトま
での記憶領域であるときには、最終の語ＨＩＺＺも一回
の書込動作によってメモリに書き込まれる。この場合に
は、差分レジスタ４とアライメント器３との機能は不要
なものとなる。
込動作によって、メモリに書き込まれる例であるが、移
送すべきデータが語Ｘの第２バイトから語（Ｘ＋２ ）
の第２バイトまでの記憶領域に格納されているＡ、Ｂ、
Ｃ，Ｄ、Ｅ、Ｐ 、Ｇ、Ｈおよび工であり、かつ移送先
が語Ｙの第４バイトから語（Ｙ＋２ ）の第４バイトま
での記憶領域であるときには、最終の語ＨＩＺＺも一回
の書込動作によってメモリに書き込まれる。この場合に
は、差分レジスタ４とアライメント器３との機能は不要
なものとなる。
本実施例においては、バイト位置ズレ４１がマイクロ命
令によって差分レジスタ４にセットされ、この差分レジ
スタ出力４０がアライメント器３にシフト数を指示する
ようになりているが、差分レジスタ４を設けず、マイク
ロ命令がアライメント器３に直接に、シフト数を指示す
るようにしてもよい。
令によって差分レジスタ４にセットされ、この差分レジ
スタ出力４０がアライメント器３にシフト数を指示する
ようになりているが、差分レジスタ４を設けず、マイク
ロ命令がアライメント器３に直接に、シフト数を指示す
るようにしてもよい。
また、本実施例においては、中央処理装置がマイクロプ
ログラム制御されるとしているが、本発明はこのことに
限定されることなく、バイト位置ズレ４１や切替信号５
２等の出力や、メモリの読出と書込の制御はハードウェ
アによって行なうようにしてもよいう 本発明によれば、以上のような構成の採用により、移送
命令実行時に最終の語が二度書きされるような場合には
、中央処理装置外のメモリサイドにおいてバイト位置合
せが行なわれるようになるため、僅少外ハードウェアの
追加によって、データの移送命令の実行を高速化できる
ようになる。
ログラム制御されるとしているが、本発明はこのことに
限定されることなく、バイト位置ズレ４１や切替信号５
２等の出力や、メモリの読出と書込の制御はハードウェ
アによって行なうようにしてもよいう 本発明によれば、以上のような構成の採用により、移送
命令実行時に最終の語が二度書きされるような場合には
、中央処理装置外のメモリサイドにおいてバイト位置合
せが行なわれるようになるため、僅少外ハードウェアの
追加によって、データの移送命令の実行を高速化できる
ようになる。
第１図は本発明の一実施例を示す図であシ、第２（Ａ）
図と第２の）図とは該実施例の動作を説明するための図
である。 ｌ・・・・・・読出レジスタ、２・・・・・・書込レジ
スタ、３・・・・・・アライメント器、４−・・・・・
差分レジスタ、５・・・・・・切替器、１０・・・・・
・読出レジスタ出力、１１・・・・・・メモリ読出デー
タ、２０・・・・・・メモリ書込データ、３０・・・・
・・アライメント器出力、４０・・・・・・差分レジス
タ出力、４１・・・・・・バイト位置ズレ、５１・・・
・・・書込データ、５２・・・・・・切替信号、Ｘ、Ｘ
十ｉ 、Ｘ＋２゜Ｙ、Ｙ＋１ 、Ｙ＋２ 、ｙ十ａ・・
・・・・語。
図と第２の）図とは該実施例の動作を説明するための図
である。 ｌ・・・・・・読出レジスタ、２・・・・・・書込レジ
スタ、３・・・・・・アライメント器、４−・・・・・
差分レジスタ、５・・・・・・切替器、１０・・・・・
・読出レジスタ出力、１１・・・・・・メモリ読出デー
タ、２０・・・・・・メモリ書込データ、３０・・・・
・・アライメント器出力、４０・・・・・・差分レジス
タ出力、４１・・・・・・バイト位置ズレ、５１・・・
・・・書込データ、５２・・・・・・切替信号、Ｘ、Ｘ
十ｉ 、Ｘ＋２゜Ｙ、Ｙ＋１ 、Ｙ＋２ 、ｙ十ａ・・
・・・・語。
Claims (1)
- 【特許請求の範囲】 複数バイト構成の語単位に記憶動作を行なうメモリにお
けるデータ制御システムにおいて、前記メモリから読み
出された前記語を保持するための読出レジスタと、 前記メモリ内のバイト単位に区分されるデータの移送命
令における該データの移送先と移送元との前記語のバイ
ト位置ズレに応答して前記読出レジスタの保持内容をバ
イト単位にシフトさせる位置合せ器と、 前記移送命令実行時に前記メモリから前記読出しレジス
タに読み出された最終の語を前記メモリに書き込むのに
二度の書込動作を要するときの二゛度目の書込動作時に
は前記位置合せ器の出力を受は入れその他のときには外
部からの書込データを受は入れてそれぞれ前記メモリへ
の書込データとする切替器 とを前記メモリ内に設けたことを特徴とするデータ制御
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101163A JPS59226957A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101163A JPS59226957A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59226957A true JPS59226957A (ja) | 1984-12-20 |
Family
ID=14293368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101163A Pending JPS59226957A (ja) | 1983-06-07 | 1983-06-07 | デ−タ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223962A (ja) * | 1985-03-29 | 1986-10-04 | Oki Electric Ind Co Ltd | メモリ制御装置 |
| JPH02148239A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | データ処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 |
-
1983
- 1983-06-07 JP JP58101163A patent/JPS59226957A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223962A (ja) * | 1985-03-29 | 1986-10-04 | Oki Electric Ind Co Ltd | メモリ制御装置 |
| JPH02148239A (ja) * | 1988-10-07 | 1990-06-07 | Internatl Business Mach Corp <Ibm> | データ処理システム |
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