JPH01314350A - Ｍｓ制御方式 - Google Patents
Ｍｓ制御方式Info
- Publication number
- JPH01314350A JPH01314350A JP14667088A JP14667088A JPH01314350A JP H01314350 A JPH01314350 A JP H01314350A JP 14667088 A JP14667088 A JP 14667088A JP 14667088 A JP14667088 A JP 14667088A JP H01314350 A JPH01314350 A JP H01314350A
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- blocks
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔ａ嬰〕
ＭＳブロックのアクセスを制御するＭＳ制御方式に関し
、 各ＭＳブロックに対応づけてブロック出力フラグおよび
ブロックアドレス指示レジスタを持つ制御レジスタを設
け、これらを操作して初期化を迅速に行ったりおよびＭ
Ｓブロックの二重化運用を行ったりなど任意に切り替え
得るようにすることを目的とし、 データを読み書きするＭＳブロックと、このＭＳブロッ
クに対応づけて、当↓亥ＭＳフ゛ロックからデータの読
み出しが可か否かを表すブロック出力フラグおよび当８
亥ＭＳブロックのアドレスを格納するブロックアドレス
指示レジスタからなるＭＳＳ制御レジスフを備え、これ
ら複数のＭＳブロックに関連づけて設けたＭＳ制御レジ
スタのプロ。
、 各ＭＳブロックに対応づけてブロック出力フラグおよび
ブロックアドレス指示レジスタを持つ制御レジスタを設
け、これらを操作して初期化を迅速に行ったりおよびＭ
Ｓブロックの二重化運用を行ったりなど任意に切り替え
得るようにすることを目的とし、 データを読み書きするＭＳブロックと、このＭＳブロッ
クに対応づけて、当↓亥ＭＳフ゛ロックからデータの読
み出しが可か否かを表すブロック出力フラグおよび当８
亥ＭＳブロックのアドレスを格納するブロックアドレス
指示レジスタからなるＭＳＳ制御レジスフを備え、これ
ら複数のＭＳブロックに関連づけて設けたＭＳ制御レジ
スタのプロ。
クアドレス指示レジスタに対して、全部に同じブロック
アドレスを書き込むと共に上記ブロック出力フラグをオ
フ（読み出し不可）に設定して全てのＭＳブロックを並
列に初期化、あるいは上記ブロックアドレス指示レジス
タに対して、順次異なるブロックアドレスあるいは２つ
づつ同じブロックアドレスを書き込むと共に上記ブロッ
ク出力フラグをオン（読み出し可）に設定して異なるＭ
Ｓブロックをアクセスあるいは２つのＭＳブロックを同
時にアクセスなどし得るように構成する。
アドレスを書き込むと共に上記ブロック出力フラグをオ
フ（読み出し不可）に設定して全てのＭＳブロックを並
列に初期化、あるいは上記ブロックアドレス指示レジス
タに対して、順次異なるブロックアドレスあるいは２つ
づつ同じブロックアドレスを書き込むと共に上記ブロッ
ク出力フラグをオン（読み出し可）に設定して異なるＭ
Ｓブロックをアクセスあるいは２つのＭＳブロックを同
時にアクセスなどし得るように構成する。
本発明は、ＭＳＳプロツクアクセスを制御するＭＳ制御
方式に関するものである。
方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕従来、上
記ｔα装置（ＭＳＵ）を構成する複数のＭＳブロックを
初期化しようとする場合、ＭＳブロック毎に順次零を書
き込むようにしている。このため、メモリ容量の大写■
化に伴い起動時のシステムの立ち上げに多くの時間が必
要となってしまうという問題があった。
記ｔα装置（ＭＳＵ）を構成する複数のＭＳブロックを
初期化しようとする場合、ＭＳブロック毎に順次零を書
き込むようにしている。このため、メモリ容量の大写■
化に伴い起動時のシステムの立ち上げに多くの時間が必
要となってしまうという問題があった。
本発明は、各ＭＳブロックに対応づけてブロック出力フ
ラグおよびブロックアドレス指示レジスタを持つ制御レ
ジスタを設け、これらを操作して初期化を迅速に行った
りおよびＭＳブロックの二重化運用を行ったりなど任意
に切り替え得るようにすることを目的としている。
ラグおよびブロックアドレス指示レジスタを持つ制御レ
ジスタを設け、これらを操作して初期化を迅速に行った
りおよびＭＳブロックの二重化運用を行ったりなど任意
に切り替え得るようにすることを目的としている。
〔３！題を解決する手段〕
第１図を参照して課題を解決する手段を説明する。
第１図において、ＭＳブロンク２は、データを読み占き
するメモリブロックであって、ＭＳブロック（０）２−
０．２−１などから構成されている。
するメモリブロックであって、ＭＳブロック（０）２−
０．２−１などから構成されている。
ＭＳ制御レジスタ３は、制御レジスタ（０）３−０．３
−１などから構成され、ＭＳブロック２からデータの読
み出しが可か否かを表すブロック出力フラグ４およびＭ
Ｓブロック２のブロックアドレスを格納するブロックア
ドレス指示レジスタ５から構成されている。
−１などから構成され、ＭＳブロック２からデータの読
み出しが可か否かを表すブロック出力フラグ４およびＭ
Ｓブロック２のブロックアドレスを格納するブロックア
ドレス指示レジスタ５から構成されている。
メモリアクセス制御部６は、ＭＳ制御レジスタ３を参照
して該当するＭＳブロック２に対するアクセス制御を行
うものである。
して該当するＭＳブロック２に対するアクセス制御を行
うものである。
外部インタフェース７は、ＭＳＵ （主記憶装置）■と
外部とのインタフェースであって、アクセスアドレス、
データ、コマンド線などから構成されている。
外部とのインタフェースであって、アクセスアドレス、
データ、コマンド線などから構成されている。
本発明は、第１図に示すように、ＭＳブロック２に対応
づけてＭＳ＄制御レジスタ３を設け、ＣＰＵなどが外部
インタフェース７を介して初期化時に当８亥ＭＳ制御レ
ジスタ３のブロック出力フラグ４をオフ（読み出し不可
）に設定して読み出しを禁止した状態で、全てのＭＳブ
ロック２に同じブロックアドレスを格納してメモリアク
セス制御部６に指示して全てのＭＳブロック２に並列に
零などを書き込むようにしている。そして、運用時にＭ
Ｓ制御レジスタ３のブロック出力フラグ４をオン（読み
出し可）に設定すると共に、ＭＳブロンク２に異なるブ
ロックアドレスあるいは２つづつに同じブロックアドレ
スを格納して異なるＭＳブロック２をアクセスあるいは
２つのＭＳブロック２を同時にアクセスなどするように
している。
づけてＭＳ＄制御レジスタ３を設け、ＣＰＵなどが外部
インタフェース７を介して初期化時に当８亥ＭＳ制御レ
ジスタ３のブロック出力フラグ４をオフ（読み出し不可
）に設定して読み出しを禁止した状態で、全てのＭＳブ
ロック２に同じブロックアドレスを格納してメモリアク
セス制御部６に指示して全てのＭＳブロック２に並列に
零などを書き込むようにしている。そして、運用時にＭ
Ｓ制御レジスタ３のブロック出力フラグ４をオン（読み
出し可）に設定すると共に、ＭＳブロンク２に異なるブ
ロックアドレスあるいは２つづつに同じブロックアドレ
スを格納して異なるＭＳブロック２をアクセスあるいは
２つのＭＳブロック２を同時にアクセスなどするように
している。
従って、ＭＳブロック２に対応づけて設けたＭＳ制御レ
ジスタ３のブロック出力フラグ４およびブロックアドレ
ス指示レジスタ５を操作することにより、全てのＭＳブ
ロック２を並列に高速に初期化したり、二重化したりな
ど容易に切り替えることが可能となる。
ジスタ３のブロック出力フラグ４およびブロックアドレ
ス指示レジスタ５を操作することにより、全てのＭＳブ
ロック２を並列に高速に初期化したり、二重化したりな
ど容易に切り替えることが可能となる。
まず、第２図を用いて全体構成を説明する。
第２図において、ＭＳＵ （上記位装置）１は、データ
を記憶するものであって、本実施例に係わるＭＳＳプロ
ツクからなるものである。このＭＳＵｌと、外部のＭＣ
Ｕ （記憶制御装置）８とは外部インタフェース７によ
って各種信号の授受を行っている。
を記憶するものであって、本実施例に係わるＭＳＳプロ
ツクからなるものである。このＭＳＵｌと、外部のＭＣ
Ｕ （記憶制御装置）８とは外部インタフェース７によ
って各種信号の授受を行っている。
ＭＣＵ （記憶制御装置）８は、主記憶制御装置１をア
クセス制御するものである。
クセス制御するものである。
ＣＰＵ （中央処理装置）９は、各種処理を行うもので
ある。
ある。
ＣＨＰ （チャネル処理装置）１０は、入出力装置との
間のデータ転送を行うものである。
間のデータ転送を行うものである。
第３図および第４図を用いて本発明の１実施例の構成お
よび動作を順次詳細に説明する。
よび動作を順次詳細に説明する。
第３図は、２つの記憶ユニット（ＭＳＵ）１−１および
１−２からなり、更にこれらは合計、４つのＭＳブロッ
ク（０）２−０ないし２−３から構成される場合の具体
例を示す、これらＭＳブロック（０）２−０ないし２−
３に対応してそれぞれ設けたＭＳＣＲ（ＭＳＳ制御レジ
スフ（０）３−０ないし３−３は、ＭＳブロックからデ
ータの読み出しが可か否かを表すブロック出力フラグ（
０：読み出し不可、１：読み出し可）４およびＭＳブロ
ックのブロックアドレスを格納するブロックアドレス指
示レジスタ５から構成されている。
１−２からなり、更にこれらは合計、４つのＭＳブロッ
ク（０）２−０ないし２−３から構成される場合の具体
例を示す、これらＭＳブロック（０）２−０ないし２−
３に対応してそれぞれ設けたＭＳＣＲ（ＭＳＳ制御レジ
スフ（０）３−０ないし３−３は、ＭＳブロックからデ
ータの読み出しが可か否かを表すブロック出力フラグ（
０：読み出し不可、１：読み出し可）４およびＭＳブロ
ックのブロックアドレスを格納するブロックアドレス指
示レジスタ５から構成されている。
次に、第４図フローチャートに”示す順序に従い、第３
図構成の動作を具体的に説明する。
図構成の動作を具体的に説明する。
第４図において、■は、ＭＳＣＦ？のセットを行う、こ
れは、初期化に先立ち、ブロック出力フラグ５を“０”
（読み出し不可）、およびブロックアドレス指示レジ
スタ６に同じ値例えば００”を格納することを意味して
いる。
れは、初期化に先立ち、ブロック出力フラグ５を“０”
（読み出し不可）、およびブロックアドレス指示レジ
スタ６に同じ値例えば００”を格納することを意味して
いる。
■は、ブロックＥｎｄか否かを判別する。これは、全て
のＭＳブロック２に対して、■を実行したか否かを判別
することを意味している。ＹＥＳの場合には、■を実行
する。Ｎｏの場合には、■を繰り返し実行する。
のＭＳブロック２に対して、■を実行したか否かを判別
することを意味している。ＹＥＳの場合には、■を実行
する。Ｎｏの場合には、■を繰り返し実行する。
■は、ＭＳイニシャライズを行う。これは、■でＭＳＣ
Ｒ３のブロックアドレス指示レジスタ５の値を同じ値に
セットしたため、全てのＭＳＳブロックに対して並列に
同じデータ例えば０”を書き込んで初期化することを意
味している。
Ｒ３のブロックアドレス指示レジスタ５の値を同じ値に
セットしたため、全てのＭＳＳブロックに対して並列に
同じデータ例えば０”を書き込んで初期化することを意
味している。
■は、アドレスＥｎｄか否かを判別する。ＮＯの場合に
は、■でＭＳアドレスをインクレメントして■を繰り返
し実行する。ＹＥＳの場合（ＭＳブロック２内の先頭ア
ドレスから終端アドレスまで全てのアドレスに対して′
０”を書き込んだ場合）には、■を実行する。
は、■でＭＳアドレスをインクレメントして■を繰り返
し実行する。ＹＥＳの場合（ＭＳブロック２内の先頭ア
ドレスから終端アドレスまで全てのアドレスに対して′
０”を書き込んだ場合）には、■を実行する。
■は、ＭＳＣＲ３のセットを行う。これは、右側に示す
ように、ブロック出力フラグ４を“１”にセントして読
み出し可能状態にすると共に、ＭＳＣＲ（０）３−０な
いし３−３などに対して、異なる値をセットして通常動
作させることを意味している０例えば第３図イニシャラ
イズ前の状態から右側に示すイニシャライズ後に示すよ
うに、ブロック出力フラグ４を全て１″にすると共に、
ブロックアドレス指示レジスタ５の値をＯＯ″、“０１
”、“１０”、“１１″に順次セントすることを意味し
ている。
ように、ブロック出力フラグ４を“１”にセントして読
み出し可能状態にすると共に、ＭＳＣＲ（０）３−０な
いし３−３などに対して、異なる値をセットして通常動
作させることを意味している０例えば第３図イニシャラ
イズ前の状態から右側に示すイニシャライズ後に示すよ
うに、ブロック出力フラグ４を全て１″にすると共に、
ブロックアドレス指示レジスタ５の値をＯＯ″、“０１
”、“１０”、“１１″に順次セントすることを意味し
ている。
■は、通常動作を開始する。
以上のようにＭＳＣＲ３のブロック出力フラグ４および
ブロックアドレス指示レジスタ５を操作することにより
、第３図構成の場合には、４つのＭＳブロック２−０な
いし２−３を並列に初期化し、従来に比して１／４の時
間で初期化を完了させて通常動作を開始させることが可
能となる。
ブロックアドレス指示レジスタ５を操作することにより
、第３図構成の場合には、４つのＭＳブロック２−０な
いし２−３を並列に初期化し、従来に比して１／４の時
間で初期化を完了させて通常動作を開始させることが可
能となる。
また、初期化後などに、２つのＭＳブロック２に対応す
るＭＳ＄ＩＩ′４ｎレジスタ３のブロックアドレス指示
レジスタ５に同じブロックアドレスを書き込んで二重化
すると共に２つのうちのいずれかのブロック出力フラグ
４をオン、他方をオフにセントして二重化運用する。そ
して、運用中のＭＳブロック２に障害が発生した場合に
、ブロック出力フラグ４を切り替えることにより、リカ
バリーすることが可能となる。
るＭＳ＄ＩＩ′４ｎレジスタ３のブロックアドレス指示
レジスタ５に同じブロックアドレスを書き込んで二重化
すると共に２つのうちのいずれかのブロック出力フラグ
４をオン、他方をオフにセントして二重化運用する。そ
して、運用中のＭＳブロック２に障害が発生した場合に
、ブロック出力フラグ４を切り替えることにより、リカ
バリーすることが可能となる。
（発明の効果〕
以上説明したように、本発明によれば、ＭＳブロック２
に対応づけて設けたＭＳ制御レジスタ３のブロック出力
フラグ４およびブロックアドレス指示レジスタ５を操作
して、データの読み出し可否およびブロックアドレスを
任意に設定し得る構成を採用しているため、全てのＭＳ
ブロック２を並列に高速に初期化したり、任意のＭＳブ
ロックを二重化してリカバリしたり、通常動作させたり
などを容易に切り替えることができる。
に対応づけて設けたＭＳ制御レジスタ３のブロック出力
フラグ４およびブロックアドレス指示レジスタ５を操作
して、データの読み出し可否およびブロックアドレスを
任意に設定し得る構成を採用しているため、全てのＭＳ
ブロック２を並列に高速に初期化したり、任意のＭＳブ
ロックを二重化してリカバリしたり、通常動作させたり
などを容易に切り替えることができる。
第１図は本発明の原理ブロック図、第２図は全体構成説
明図、第３図は本発明の１実施例構成図、第４図は本発
明の動作説明フローチャートを示す。 図中、■はＭＳＵ（主記憶装置）、２．２−０ないし２
−３はＭＳブロック、３．３−０ないし３−３はＭＳｗ
制御レジスタ（ＭＳＣＲ）、４はブロック出力フラグ、
５はブロックアドレス指示レジスタ、６．６−１．６−
２はメモリアクセス制？１部、７は外部インタフェース
、９はＣＰＵを表す。
明図、第３図は本発明の１実施例構成図、第４図は本発
明の動作説明フローチャートを示す。 図中、■はＭＳＵ（主記憶装置）、２．２−０ないし２
−３はＭＳブロック、３．３−０ないし３−３はＭＳｗ
制御レジスタ（ＭＳＣＲ）、４はブロック出力フラグ、
５はブロックアドレス指示レジスタ、６．６−１．６−
２はメモリアクセス制？１部、７は外部インタフェース
、９はＣＰＵを表す。
Claims (1)
- 【特許請求の範囲】 ＭＳブロックのアクセスを制御するＭＳ制御方式にお
いて、 データを読み書きするＭＳブロック（２）と、このＭＳ
ブロック（２）に対応づけて、当該ＭＳブロック（２）
からデータの読み出しが可か否かを表すブロック出力フ
ラグ（４）および当該ＭＳブロック（２）のアドレスを
格納するブロックアドレス指示レジスタ（５）からなる
ＭＳ制御レジスタ（３）とを備え、これら複数のＭＳブ
ロック（２）に関連づけて設けたＭＳ制御レジスタ（３
）のブロックアドレス指示レジスタ（５）に対して、全
部に同じブロックアドレスを書き込むと共に上記ブロッ
ク出力フラグ（４）をオフ（読み出し不可）に設定して
全てのＭＳブロック（２）を並列に初期化、あるいは上
記ブロックアドレス指示レジスタ（５）に対して、順次
異なるブロックアドレスあるいは２つづつ同じブロック
アドレスを書き込むと共に上記ブロック出力フラグ（４
）をオン（読み出し可）に設定して異なるＭＳブロック
（２）をアクセスあるいは２つのＭＳブロック（２）を
同時にアクセスなどし得るように構成したことを特徴と
するＭＳ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667088A JPH01314350A (ja) | 1988-06-13 | 1988-06-13 | Ｍｓ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14667088A JPH01314350A (ja) | 1988-06-13 | 1988-06-13 | Ｍｓ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314350A true JPH01314350A (ja) | 1989-12-19 |
Family
ID=15412956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14667088A Pending JPH01314350A (ja) | 1988-06-13 | 1988-06-13 | Ｍｓ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314350A (ja) |
-
1988
- 1988-06-13 JP JP14667088A patent/JPH01314350A/ja active Pending
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