JPS61147358A - 初期プログラムロ−デイング回路 - Google Patents
初期プログラムロ−デイング回路Info
- Publication number
- JPS61147358A JPS61147358A JP26928384A JP26928384A JPS61147358A JP S61147358 A JPS61147358 A JP S61147358A JP 26928384 A JP26928384 A JP 26928384A JP 26928384 A JP26928384 A JP 26928384A JP S61147358 A JPS61147358 A JP S61147358A
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- JP
- Japan
- Prior art keywords
- initial program
- data bus
- eprom
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速で動作する中央処理装置の初期プログラ
ムをローディングするための回路に関する。さらに詳し
くは、中央処理装置を起動させるための初期プログラム
を、高速でアクセスできるスタティックランダムアクセ
スメモリに転送するための回路に関する。
ムをローディングするための回路に関する。さらに詳し
くは、中央処理装置を起動させるための初期プログラム
を、高速でアクセスできるスタティックランダムアクセ
スメモリに転送するための回路に関する。
本発明は、高速で動作する中央処理装置の初期プログラ
ムを、不揮発性メモリから高速で読出し可能な５−ＲＡ
Ｍに転送するための初期プログラムローディング回路に
おいて、 不揮発性メモリとしてＥＰＲＯＭを用い、中央処理装置
の介在なしにＥＰＲＯＭから５−ＲＡＭに初期プログラ
ムを転送することにより、簡単な周辺回路を接続するだ
けで、機構部分なしでしかも初期プログラムを更新する
ことが容易な初期プログラムローディング回路を実現す
るものである。
ムを、不揮発性メモリから高速で読出し可能な５−ＲＡ
Ｍに転送するための初期プログラムローディング回路に
おいて、 不揮発性メモリとしてＥＰＲＯＭを用い、中央処理装置
の介在なしにＥＰＲＯＭから５−ＲＡＭに初期プログラ
ムを転送することにより、簡単な周辺回路を接続するだ
けで、機構部分なしでしかも初期プログラムを更新する
ことが容易な初期プログラムローディング回路を実現す
るものである。
高速で動作する中央処理装置を起動させるための初期プ
ログラムは、通常は、フロッピーディスクやカセットテ
ープに記録され、起動時にスタティックランダムアクセ
スメモリ （ｓ−ＲＡＭ）に転送され、ローディングさ
れる。５−ＲＡＭのアクセス時間は短いので、高速の読
み出しが可能であり、中央処理装置の高速動作に適合で
きる。
ログラムは、通常は、フロッピーディスクやカセットテ
ープに記録され、起動時にスタティックランダムアクセ
スメモリ （ｓ−ＲＡＭ）に転送され、ローディングさ
れる。５−ＲＡＭのアクセス時間は短いので、高速の読
み出しが可能であり、中央処理装置の高速動作に適合で
きる。
また、周辺装置を削減する必要のある場合には、５−Ｒ
ＡＭの代わりに高速のバイポーラ型のプログラマブル読
出し専用メモリ （ＦＲＯＭ）を使用している。バイポ
ーラ型のＦＲＯＭを用いた場合には、初期プログラムを
５−ＲＡＭに転送するための回路を必要としない利点が
ある。
ＡＭの代わりに高速のバイポーラ型のプログラマブル読
出し専用メモリ （ＦＲＯＭ）を使用している。バイポ
ーラ型のＦＲＯＭを用いた場合には、初期プログラムを
５−ＲＡＭに転送するための回路を必要としない利点が
ある。
しかし、初期プログラムをフロッピーディスクやカセッ
トテープからローディングする場合には、機構部分が多
く、制御用の周辺回路も必要となる欠点があった。また
、バイポーラ型ＦＲＯＭを使用した場合には、記憶容量
が少ないために、プログラム等を更新するときに大量の
メモリ集積回路を差し替える必要が生じる欠点があった
。さらに、バイポーラ型ＦＲＯＭはデータの消去ができ
ず、更新のたびに新しいメモリ集積回路を必要とする欠
点があった。
トテープからローディングする場合には、機構部分が多
く、制御用の周辺回路も必要となる欠点があった。また
、バイポーラ型ＦＲＯＭを使用した場合には、記憶容量
が少ないために、プログラム等を更新するときに大量の
メモリ集積回路を差し替える必要が生じる欠点があった
。さらに、バイポーラ型ＦＲＯＭはデータの消去ができ
ず、更新のたびに新しいメモリ集積回路を必要とする欠
点があった。
本発明は、以上の欠点を解決し、記憶容量の大きな不揮
発性メモリを利用し、簡単な周辺回路で初期プログラム
を５−ＲＡＭにローディングできる初期プログラムロー
ディング回路を提供することを目的とする。
発性メモリを利用し、簡単な周辺回路で初期プログラム
を５−ＲＡＭにローディングできる初期プログラムロー
ディング回路を提供することを目的とする。
本発明初期プログラムローディング回路は、高速で動作
する中央処理装置に対する命令を記憶する高速のスタテ
ィックランダムアクセスメモリと、上記中央処理装置を
起動させるための初期プログラムを記憶する不揮発性メ
モリと、この不揮発性メモリの記憶している初期プログ
ラムを上記スタティックランダムアクセスメモリに転送
する手段とを備えた初期プログラムローディング回路に
おいて、上記不揮発性メモリは消去可能なプログラマブ
ル読出し専用メモリ （ＥＰＲＯＭ）であり、上記転送
する手段は、上記中央処理装置と上記スタティックラン
ダムアクセスメモリとの接続を切り離したｔａで、上記
消去可能なプログラマブル読出し専用メモリから初期プ
ログラムを読み出して上記スタティックランダムアクセ
スメモリに書き込む手段を備えたことを特徴とする。
する中央処理装置に対する命令を記憶する高速のスタテ
ィックランダムアクセスメモリと、上記中央処理装置を
起動させるための初期プログラムを記憶する不揮発性メ
モリと、この不揮発性メモリの記憶している初期プログ
ラムを上記スタティックランダムアクセスメモリに転送
する手段とを備えた初期プログラムローディング回路に
おいて、上記不揮発性メモリは消去可能なプログラマブ
ル読出し専用メモリ （ＥＰＲＯＭ）であり、上記転送
する手段は、上記中央処理装置と上記スタティックラン
ダムアクセスメモリとの接続を切り離したｔａで、上記
消去可能なプログラマブル読出し専用メモリから初期プ
ログラムを読み出して上記スタティックランダムアクセ
スメモリに書き込む手段を備えたことを特徴とする。
本発明の初期プログラムローディング回路は、ＥＦＲＯ
Ｍに初期プログラムを記録し、起動時にこの初期プラグ
ラムを５−ＲＡＭに転送してローディングする。５−Ｒ
ＡＭのアクセス時間は短いので、中央処理装置が高速で
初期プログラムを読み出すことができる。
Ｍに初期プログラムを記録し、起動時にこの初期プラグ
ラムを５−ＲＡＭに転送してローディングする。５−Ｒ
ＡＭのアクセス時間は短いので、中央処理装置が高速で
初期プログラムを読み出すことができる。
以下に本発明を図面を参照して説明する。
図は本発明実施例初期プログラムローディング回路のブ
ロック構成図である。
ロック構成図である。
ｓ−ＲＡＭＩのデータバスは、データバス切り替え回路
２により、データバス１０または１）を介して、中央処
理装置３またはＥＰＲＯＭ４に選択的に接続される。ｓ
−ＲＡＭＩのアドレスバスは、アドレスバス切り替え回
路５により、アドレスバス１２または１３を介して、中
央処理装置３または制御回路６に選択的に接続される。
２により、データバス１０または１）を介して、中央処
理装置３またはＥＰＲＯＭ４に選択的に接続される。ｓ
−ＲＡＭＩのアドレスバスは、アドレスバス切り替え回
路５により、アドレスバス１２または１３を介して、中
央処理装置３または制御回路６に選択的に接続される。
ＥＦＲＯＭ４のアドレスバス１４は、制御回路６に接続
される。制御回路６は、データバス切り替え回路２およ
びアドレスバス切り替え回路５に接続され、その切り替
えを制御する。さらに制御回路６は、ｓ−ＲＡＭＩに接
続され、データの書込みを制御する。
される。制御回路６は、データバス切り替え回路２およ
びアドレスバス切り替え回路５に接続され、その切り替
えを制御する。さらに制御回路６は、ｓ−ＲＡＭＩに接
続され、データの書込みを制御する。
本実施例回路の起動時には、制御回路６は、データバス
切り替え制御信号１０１によりデータバス切り替え回路
２を制御し、ｓ−ＲＡＭＩのデータバスをＥＰＲＯＭ４
のデータバス１）に接続する。これと同時に、制御回路
６は、アドレスバス切り替え信号１０２によりアドレス
バス切り替え回路５を制御し、ｓ−ＲＡＭＩのアドレス
バスを制御回路６のアドレスバス切３に接続する。
切り替え制御信号１０１によりデータバス切り替え回路
２を制御し、ｓ−ＲＡＭＩのデータバスをＥＰＲＯＭ４
のデータバス１）に接続する。これと同時に、制御回路
６は、アドレスバス切り替え信号１０２によりアドレス
バス切り替え回路５を制御し、ｓ−ＲＡＭＩのアドレス
バスを制御回路６のアドレスバス切３に接続する。
この状態で、制御回路６は、アドレスバス１４を介して
ＥＰＲＯＭ４の読出しアドレスを指定し、このアドレス
に記録されている命令語をデータバス１）に読み出す。
ＥＰＲＯＭ４の読出しアドレスを指定し、このアドレス
に記録されている命令語をデータバス１）に読み出す。
さらに、アドレスバス１３を介してｓ−ＲＡＭＩの書込
みアドレスを指定し、書込み信号１０３によりデータバ
ス１）上のデータを書き込む。これらの動作を、読出し
アドレスおよび書込みアドレスを順次インクリメントし
て繰り返し、ＥＰＲＯＭ４に記録されている初期プログ
ラムをｓ−ＲＡＭＩに転送する。
みアドレスを指定し、書込み信号１０３によりデータバ
ス１）上のデータを書き込む。これらの動作を、読出し
アドレスおよび書込みアドレスを順次インクリメントし
て繰り返し、ＥＰＲＯＭ４に記録されている初期プログ
ラムをｓ−ＲＡＭＩに転送する。
初期プログラムの転送が終了した時点で、制御回路６は
、データバス切り替え信号１０１およびアドレスバス切
り替え信号１０２を出力する。これによりデータバス切
り替え回路２およびアドレスバス切り替え回路５が制御
され、ｓ−ＲＡＭＩのデータバスおよびアドレスバスが
、それぞれデータバス１０およびアドレスバス１２を介
して、中央処理装置３に接続される。これにより、中央
処理装置３が起動され、初期プログラムに従った処理を
開始する。
、データバス切り替え信号１０１およびアドレスバス切
り替え信号１０２を出力する。これによりデータバス切
り替え回路２およびアドレスバス切り替え回路５が制御
され、ｓ−ＲＡＭＩのデータバスおよびアドレスバスが
、それぞれデータバス１０およびアドレスバス１２を介
して、中央処理装置３に接続される。これにより、中央
処理装置３が起動され、初期プログラムに従った処理を
開始する。
以上説明したように、本発明初期プログラムローディン
グ回路は、ハードウェアとしては小規模な周辺回路を追
加するだけで、特別な機構部分を必要としない。しかも
ＥＦＲＯＭを用いるので、初期プログラムの更新が容易
となる効果がある。
グ回路は、ハードウェアとしては小規模な周辺回路を追
加するだけで、特別な機構部分を必要としない。しかも
ＥＦＲＯＭを用いるので、初期プログラムの更新が容易
となる効果がある。
さらに、ＥＰＲＯＭは再利用が可能なので、プログラム
更新にともなう集積回路のコストを削減できる効果があ
る。
更新にともなう集積回路のコストを削減できる効果があ
る。
図は本発明実施例初期プログラムローディング回路のブ
ロック構成図。 １・・・５−ＲＡＭ、２・・・データバス切り替え回路
、３・・・中央処理装置、４・・・ＥＰＲＯＭ、５・・
・アドレスバス切り替え回路、６・・・制御回路、１０
．１）・・・データバス、１２．１３．１４・・・アド
レスバス。
ロック構成図。 １・・・５−ＲＡＭ、２・・・データバス切り替え回路
、３・・・中央処理装置、４・・・ＥＰＲＯＭ、５・・
・アドレスバス切り替え回路、６・・・制御回路、１０
．１）・・・データバス、１２．１３．１４・・・アド
レスバス。
Claims (1)
- （１）高速で動作する中央処理装置に対する命令を記憶
する高速のスタティックランダムアクセスメモリと、 上記中央処理装置を起動させるための初期プログラムを
記憶する不揮発性メモリと、 この不揮発性メモリの記憶している初期プログラムを上
記スタティックランダムアクセスメモリに転送する手段
と を備えた初期プログラムローディング回路において、 上記不揮発性メモリは消去可能なプログラマブル読出し
専用メモリ（ＥＰＲＯＭ）であり、上記転送する手段は
、 上記中央処理装置と上記スタティックランダムアクセス
メモリとの接続を切り離した状態で、上記消去可能なプ
ログラマブル読出し専用メモリから初期プログラムを読
み出して上記スタティックランダムアクセスメモリに書
き込む手段 を備えた ことを特徴とする初期プログラムローディング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26928384A JPS61147358A (ja) | 1984-12-20 | 1984-12-20 | 初期プログラムロ−デイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26928384A JPS61147358A (ja) | 1984-12-20 | 1984-12-20 | 初期プログラムロ−デイング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147358A true JPS61147358A (ja) | 1986-07-05 |
Family
ID=17470196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26928384A Pending JPS61147358A (ja) | 1984-12-20 | 1984-12-20 | 初期プログラムロ−デイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147358A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231556A (ja) * | 1987-03-16 | 1988-09-27 | 神通電脳股ふん有限公司 | デジタル高速処理システム |
| KR100634436B1 (ko) | 2004-09-23 | 2006-10-16 | 삼성전자주식회사 | 멀티 칩 시스템 및 그것의 부트코드 페치 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868300A (ja) * | 1981-10-20 | 1983-04-23 | Toshiba Corp | 低消費電力メモリ回路 |
| JPS58107931A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | Ｅｐｒｏｍバツクアツプ方式 |
| JPS5938827A (ja) * | 1982-08-27 | 1984-03-02 | Nec Corp | マイクロプロセツサｉｐｌ方式 |
| JPS5941030A (ja) * | 1982-08-31 | 1984-03-07 | Nec Corp | マイクロコンピユ−タシステム |
-
1984
- 1984-12-20 JP JP26928384A patent/JPS61147358A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868300A (ja) * | 1981-10-20 | 1983-04-23 | Toshiba Corp | 低消費電力メモリ回路 |
| JPS58107931A (ja) * | 1981-12-22 | 1983-06-27 | Nec Corp | Ｅｐｒｏｍバツクアツプ方式 |
| JPS5938827A (ja) * | 1982-08-27 | 1984-03-02 | Nec Corp | マイクロプロセツサｉｐｌ方式 |
| JPS5941030A (ja) * | 1982-08-31 | 1984-03-07 | Nec Corp | マイクロコンピユ−タシステム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231556A (ja) * | 1987-03-16 | 1988-09-27 | 神通電脳股ふん有限公司 | デジタル高速処理システム |
| KR100634436B1 (ko) | 2004-09-23 | 2006-10-16 | 삼성전자주식회사 | 멀티 칩 시스템 및 그것의 부트코드 페치 방법 |
| US7533253B2 (en) | 2004-09-23 | 2009-05-12 | Samsung Electronics Co., Ltd. | System and method for fetching a boot code |
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