JPS58107931A - Ｅｐｒｏｍバツクアツプ方式 - Google Patents
Ｅｐｒｏｍバツクアツプ方式Info
- Publication number
- JPS58107931A JPS58107931A JP56206176A JP20617681A JPS58107931A JP S58107931 A JPS58107931 A JP S58107931A JP 56206176 A JP56206176 A JP 56206176A JP 20617681 A JP20617681 A JP 20617681A JP S58107931 A JPS58107931 A JP S58107931A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- ram
- eprom
- instruction fetch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロコンピュータ・システムにおけるＣ
ＰＵとメモリ間のインストラクション・フェッチに関し
、特にＲＡＭ［，１：、９ＥＰＲＯＭ をバックアップ
する方式に関する。
ＰＵとメモリ間のインストラクション・フェッチに関し
、特にＲＡＭ［，１：、９ＥＰＲＯＭ をバックアップ
する方式に関する。
従来、マイクロコンピュータシステムにおいては、ＣＰ
Ｕ（中央処理装置）の制御用プログラムを格納するメモ
リとして、電源が切断しても記憶している情報を失なわ
ないＲＯＭ（リードオンリーメモリ）と、プログラムが
メモリチップ作成工程内でではなく、メモリを使用する
側で書き込むことのできるＰＲＯＭ （書込可能リー
ドオンリーメモリ）と、さらに、書き込Ｘ７だプログラ
ムの修正が可能々ＥＦＲＯＭ（書込・修正可能リードオ
ンリーメモリ）とが用いられている。
Ｕ（中央処理装置）の制御用プログラムを格納するメモ
リとして、電源が切断しても記憶している情報を失なわ
ないＲＯＭ（リードオンリーメモリ）と、プログラムが
メモリチップ作成工程内でではなく、メモリを使用する
側で書き込むことのできるＰＲＯＭ （書込可能リー
ドオンリーメモリ）と、さらに、書き込Ｘ７だプログラ
ムの修正が可能々ＥＦＲＯＭ（書込・修正可能リードオ
ンリーメモリ）とが用いられている。
しかし、ＲＯＭ 、ＦＲＯＭが用いられている場合は、
メモリ素子の特性、特にアクセスタイムによってＣＰＨ
の処理能力が低下するということＦｉないが、曹き込せ
れたプログラムの修正の必要が生じた場合、メモリビッ
ト内容を書き換えるといらことか困難で、メモリ素子自
体を取り換メなければなら々いという欠点がある。
メモリ素子の特性、特にアクセスタイムによってＣＰＨ
の処理能力が低下するということＦｉないが、曹き込せ
れたプログラムの修正の必要が生じた場合、メモリビッ
ト内容を書き換えるといらことか困難で、メモリ素子自
体を取り換メなければなら々いという欠点がある。
一方、ＥＰＲＯＭが用いられている場合は、書き込まれ
たプログラムの修正がＥＰＲＯＭのメモリビット内容を
書き換えることで対処でき、通常、１個のメモリ素子に
つき最大１０００回程度修正可能であるという利点があ
る。しかし、アクセスタイムが同記憶容量の他のメモリ
、即ちＲＯＭ 、ＦＲＯＭ 、ＲＡＭ と比較して数倍
畏いため、ＣＰＵが読み取ろうとするインストラクショ
ン（データ）が確定するまで、ＣＰＵに対してＷＡ Ｉ
Ｔをかける（ＣＰＵを待ち状態にする）必要が生じる
。このＷＡＩＴ信号は、ＣＰＵ動作クロックの１周期を
最小単位とし、 ＥＰＲＯＭ ｔ−ＣＰＵ 制御用メモ
リとじて直接用いる場合には、インストラクション会フ
ェッチ毎にＷＡＩＴをＣＰＵにかける必要があるので、
ＣＰＵの処理能力を低下させるという欠点があった。
たプログラムの修正がＥＰＲＯＭのメモリビット内容を
書き換えることで対処でき、通常、１個のメモリ素子に
つき最大１０００回程度修正可能であるという利点があ
る。しかし、アクセスタイムが同記憶容量の他のメモリ
、即ちＲＯＭ 、ＦＲＯＭ 、ＲＡＭ と比較して数倍
畏いため、ＣＰＵが読み取ろうとするインストラクショ
ン（データ）が確定するまで、ＣＰＵに対してＷＡ Ｉ
Ｔをかける（ＣＰＵを待ち状態にする）必要が生じる
。このＷＡＩＴ信号は、ＣＰＵ動作クロックの１周期を
最小単位とし、 ＥＰＲＯＭ ｔ−ＣＰＵ 制御用メモ
リとじて直接用いる場合には、インストラクション会フ
ェッチ毎にＷＡＩＴをＣＰＵにかける必要があるので、
ＣＰＵの処理能力を低下させるという欠点があった。
本発明は、斯かる欠点に鑑みてなされたもので、マイク
ロコンピュータ拳システムの電源投入時ニ、ＥＰＲＯＭ
に格納されているＣＰＵを制御するプログラムをデータ
としてＲＡＭ Ｋロードした後に、該ＲＡＭとＣＰＵ間
でインストラクション・フェッチを行なわせることで、
ブロクラム変更の容易な、しかもＣＰＵ［ＷＡＩＴをか
けることによるＣＰＵの処理能力低下を生じないシステ
ムを構成するＥＰＲＯＭバックアップ方式を提供するも
のである。
ロコンピュータ拳システムの電源投入時ニ、ＥＰＲＯＭ
に格納されているＣＰＵを制御するプログラムをデータ
としてＲＡＭ Ｋロードした後に、該ＲＡＭとＣＰＵ間
でインストラクション・フェッチを行なわせることで、
ブロクラム変更の容易な、しかもＣＰＵ［ＷＡＩＴをか
けることによるＣＰＵの処理能力低下を生じないシステ
ムを構成するＥＰＲＯＭバックアップ方式を提供するも
のである。
本発明は、斯かる目的を達成すべく、マイクロコンピュ
ータ・システムにおいて、ＣＰＵを制御するプログラム
が格納されたｌｆｆＰＲＯＭと、該マイクロコンピュー
タ・システムのＮ＃投入時に該ＥＦＲＯＭの内容を転送
格納し、転送完了後ＣＰＵがインストラクション・フェ
ッチを行なうＲＡＭと、該転送機能を制御するプログラ
ムが格納されたＲＯＭとをＣＰＵバスを介して接続して
構成される。
ータ・システムにおいて、ＣＰＵを制御するプログラム
が格納されたｌｆｆＰＲＯＭと、該マイクロコンピュー
タ・システムのＮ＃投入時に該ＥＦＲＯＭの内容を転送
格納し、転送完了後ＣＰＵがインストラクション・フェ
ッチを行なうＲＡＭと、該転送機能を制御するプログラ
ムが格納されたＲＯＭとをＣＰＵバスを介して接続して
構成される。
次に図面を参照して、従来の一般的なインストラクショ
ン・フェッチ・サイクルと共に、本発明の実施例につい
て説明する。第１図はマイクロコンピュータ・システム
における一般的なインストラクション・フェッチ・サイ
クルのタイミングチャート、第２図はアクセスタイムの
長いメモリを使用した時のインストラクション・フェッ
チ−サイクルのタイミングチャート、第３図はインスト
ラクション・フェッチに関するＣＰＵ周辺部のブロック
図、第４図は本発明の一実施例を示したブロック図であ
る。
ン・フェッチ・サイクルと共に、本発明の実施例につい
て説明する。第１図はマイクロコンピュータ・システム
における一般的なインストラクション・フェッチ・サイ
クルのタイミングチャート、第２図はアクセスタイムの
長いメモリを使用した時のインストラクション・フェッ
チ−サイクルのタイミングチャート、第３図はインスト
ラクション・フェッチに関するＣＰＵ周辺部のブロック
図、第４図は本発明の一実施例を示したブロック図であ
る。
一般的なインストラクション・フェッチｅサイクルを表
わす第１図において、Φはマイクロコンピュータ・シス
テムの基本クロックを表し、基本クロックの１クロツク
が１ステートを構成し、数ステートでインストラクショ
ン−フェッチ・サイクルを構成してｂる。父、τは、１
ステートの時間長を表している。ＴＩ、Ｔ２．Ｔ３．Ｔ
４は各々のステートを、Ａｏ〜１５はアドレスバス、Ｉ
ＶＩＲＥＱ はメモリの使用を要求する信号、ＲＤ Ｆ
ｉＣＰＵがデータを読み取ろうとしている事を示す信号
、Ｄｏ〜７はデータバス、Ｍｌｉｌｊオペコード・フェ
ッチ拳サイクルを示す信号、ＷＡＩＴＦｉＣＰＵ を
待ち状態にし、ＣＰＵとメモリアクセスタイムを調整す
るＷＡＩＴ ステートの追加を要求する信号、ＴＤ（Ａ
Ｄ）はアドレス出力遅延時間、ＴＳΦｒ１〕）はデータ
設定時間をそれぞれ表してｈる。
わす第１図において、Φはマイクロコンピュータ・シス
テムの基本クロックを表し、基本クロックの１クロツク
が１ステートを構成し、数ステートでインストラクショ
ン−フェッチ・サイクルを構成してｂる。父、τは、１
ステートの時間長を表している。ＴＩ、Ｔ２．Ｔ３．Ｔ
４は各々のステートを、Ａｏ〜１５はアドレスバス、Ｉ
ＶＩＲＥＱ はメモリの使用を要求する信号、ＲＤ Ｆ
ｉＣＰＵがデータを読み取ろうとしている事を示す信号
、Ｄｏ〜７はデータバス、Ｍｌｉｌｊオペコード・フェ
ッチ拳サイクルを示す信号、ＷＡＩＴＦｉＣＰＵ を
待ち状態にし、ＣＰＵとメモリアクセスタイムを調整す
るＷＡＩＴ ステートの追加を要求する信号、ＴＤ（Ａ
Ｄ）はアドレス出力遅延時間、ＴＳΦｒ１〕）はデータ
設定時間をそれぞれ表してｈる。
最初のステートであるＴ１ステートのクロックの立ち上
が多エツジＡでアドレス情報とめ信号を出力する。Ｔ１
ステートの立ち下が９エツジＢでＭＲＥＱ信号とＲＤ倍
信号出力する。、Ｔ２ステートは、ＣＰＵとメモリアク
セスタイムを調整するために設けられたステートである
。Ｔ３ステートの立ち上がりエツジＤでＣＰＵがデータ
バス上のデータを取り込む。従って、ＴｌステートとＴ
２ステートを合わせた時間２τから、アドレス出力遅延
時間とデータ設定時間を足し合わせた時間、ＴＤ（ＡＤ
）＋ＴＳΦ（Ｄ）を差し引いた時間２τ−（ＴＤ（ＡＤ
）＋ＴＳΦ（Ｄ））が、使用するメモリのアクセスタイ
ムの許容値となる。
が多エツジＡでアドレス情報とめ信号を出力する。Ｔ１
ステートの立ち下が９エツジＢでＭＲＥＱ信号とＲＤ倍
信号出力する。、Ｔ２ステートは、ＣＰＵとメモリアク
セスタイムを調整するために設けられたステートである
。Ｔ３ステートの立ち上がりエツジＤでＣＰＵがデータ
バス上のデータを取り込む。従って、ＴｌステートとＴ
２ステートを合わせた時間２τから、アドレス出力遅延
時間とデータ設定時間を足し合わせた時間、ＴＤ（ＡＤ
）＋ＴＳΦ（Ｄ）を差し引いた時間２τ−（ＴＤ（ＡＤ
）＋ＴＳΦ（Ｄ））が、使用するメモリのアクセスタイ
ムの許容値となる。
第２図に於て、図中の信号名、記号は、ＴＷを除いて全
て第１図に対応しており、ＴＷはＷＡ Ｉ Ｔステート
を表す。
て第１図に対応しており、ＴＷはＷＡ Ｉ Ｔステート
を表す。
アクセスタイムが２τ−（ＴＤ（ＡＤ）＋ＴＳΦ（Ｄ）
）より長めメモリは、通常のイ”ンストラクション・フ
ェッチ・サイクルの状態では使用不可能で、Ｔ２ステー
トとＴ３ステートの間にＷＡ Ｉ Ｔステートの挿入を
余儀なくなせられる。Ｔ２ステートの立ち下がシエツジ
ＣでＷＡＩＴ信号を読み取シ、次はＴ３ステートではな
く、ＴＷステートに入シＣＰＵがデータを取り込むタイ
ミングを遅らせている。
）より長めメモリは、通常のイ”ンストラクション・フ
ェッチ・サイクルの状態では使用不可能で、Ｔ２ステー
トとＴ３ステートの間にＷＡ Ｉ Ｔステートの挿入を
余儀なくなせられる。Ｔ２ステートの立ち下がシエツジ
ＣでＷＡＩＴ信号を読み取シ、次はＴ３ステートではな
く、ＴＷステートに入シＣＰＵがデータを取り込むタイ
ミングを遅らせている。
そして、次のＴ３ステートの立ち上がりエツジＤで、Ｃ
ＰＵはデータを取り込む。
ＰＵはデータを取り込む。
ＣＰＵの処理能力は、ＮをＷＡＩＴ ステートの挿入回
数、ｔｌをインストラクション−フェッチにおいてＷＡ
ＩＴ ステートを挿入しないでＣＰＵに用意されている
インストラクションを全て実行するのに要する時間、ｔ
２をインストラクション命フェッチにおいてＮ回のＷＡ
Ｉ Ｔ ステートを挿入してＣＰＵに用意されている
インストラクションを全て実行するのに要する時間、Ｂ
をマイクロコンピュータシステムにおける全インストラ
クシ ゛ヨンの総バイト数、Ｓを全インストラクション
の総ステート数として表すと、以下のように定義し得る
。
数、ｔｌをインストラクション−フェッチにおいてＷＡ
ＩＴ ステートを挿入しないでＣＰＵに用意されている
インストラクションを全て実行するのに要する時間、ｔ
２をインストラクション命フェッチにおいてＮ回のＷＡ
Ｉ Ｔ ステートを挿入してＣＰＵに用意されている
インストラクションを全て実行するのに要する時間、Ｂ
をマイクロコンピュータシステムにおける全インストラ
クシ ゛ヨンの総バイト数、Ｓを全インストラクション
の総ステート数として表すと、以下のように定義し得る
。
ＣＰＵの処理能力＝ ｔ１７’ｔ２ Ｘ １００
（饅）＝ Ｓ／（Ｓ＋Ｂ−Ｎ ） ｘ １ｏｏ （％
）この式より、アクセスタイムの長いメモリを使用し、
ＷＡＩＴ をかける回数Ｎが増せば増す程、ＣＰＵの処
理能力は低下することが明らかである。
（饅）＝ Ｓ／（Ｓ＋Ｂ−Ｎ ） ｘ １ｏｏ （％
）この式より、アクセスタイムの長いメモリを使用し、
ＷＡＩＴ をかける回数Ｎが増せば増す程、ＣＰＵの処
理能力は低下することが明らかである。
本発明を実施する前のインストラクション・フェッチに
関するＣＰＵ周辺部のブロック図である第３図において
、ＣＰＵ制御用メモリ７にアクセスタイムが第１図にお
ける２τ−（ＴＤ（ＡＤ）＋ＴＳΦ（Ｄ）よシ短ｂメモ
リを用いた場合は、ＷＡＩＴ ステート供給回路４１１
を必要でなく、インストラクション・フェッチは第１図
における通常のサイクルで行なわれる。ＣＰＵ制御用メ
モリ７にアクセスタイムが第１図における２τ−（ＴＤ
（ＡＤ）＋ＴＳΦ（Ｄ））よシ長いメモリを用いた場合
は、ＷＡＩＴ ステート供給回路４が必要と々す、第２
図におけるＷＡＩＴステートが挿入されたサイクルでイ
ンストラクション−フェッチが行なわれる。
関するＣＰＵ周辺部のブロック図である第３図において
、ＣＰＵ制御用メモリ７にアクセスタイムが第１図にお
ける２τ−（ＴＤ（ＡＤ）＋ＴＳΦ（Ｄ）よシ短ｂメモ
リを用いた場合は、ＷＡＩＴ ステート供給回路４１１
を必要でなく、インストラクション・フェッチは第１図
における通常のサイクルで行なわれる。ＣＰＵ制御用メ
モリ７にアクセスタイムが第１図における２τ−（ＴＤ
（ＡＤ）＋ＴＳΦ（Ｄ））よシ長いメモリを用いた場合
は、ＷＡＩＴ ステート供給回路４が必要と々す、第２
図におけるＷＡＩＴステートが挿入されたサイクルでイ
ンストラクション−フェッチが行なわれる。
本発明は、ＣＰＵの処理能力を低下させずに、アクセス
タイムの長いメモリをマイクロコンピュータ・システム
に導入できるようにしたもので、第４図はその一実施例
を示すブロック図である。
タイムの長いメモリをマイクロコンピュータ・システム
に導入できるようにしたもので、第４図はその一実施例
を示すブロック図である。
同図に示す本発明バックアップ方式は、ＣＰＵ制御用Ｒ
ＡＭＩ と、ＥＰＲＯＭ２と、転送制御用ＲＯＭ３と
を有して成シ、これらは、ＷＡＩＴステート供給回路４
と共に、ＣＰＵバス６を介してＣＰＵ５に接続されてマ
イクロコンピュータ・システムを構成している。
ＡＭＩ と、ＥＰＲＯＭ２と、転送制御用ＲＯＭ３と
を有して成シ、これらは、ＷＡＩＴステート供給回路４
と共に、ＣＰＵバス６を介してＣＰＵ５に接続されてマ
イクロコンピュータ・システムを構成している。
ＥＰＲＯＭ２は、例えば、紫外線照射等の手段によ）部
分的にメモリの内容を消去して、電気的に新たな内容を
記憶せしめることができる書込・修正可能なリードオン
リーメモリであって、ＣＰＵを制御するプログラムを格
納している。一方、ＣＰＵ制御用ＲＡＭ１は、このＥＰ
ＲＯＭ２に格納されているプログラムをＣＰＵバス６を
介して転送されて、これを格納する。転送制御用ＲＯＭ
３は、この転送機能を制御するプログラムを格納して因
る。
分的にメモリの内容を消去して、電気的に新たな内容を
記憶せしめることができる書込・修正可能なリードオン
リーメモリであって、ＣＰＵを制御するプログラムを格
納している。一方、ＣＰＵ制御用ＲＡＭ１は、このＥＰ
ＲＯＭ２に格納されているプログラムをＣＰＵバス６を
介して転送されて、これを格納する。転送制御用ＲＯＭ
３は、この転送機能を制御するプログラムを格納して因
る。
このようか構成において、ＣＰＵ５は、マイクロコンピ
ュータ・システムの電源投入時に、上記転送制御用ＲＯ
Ｍ３のプログラムを読出シ、コれに従ってＥＰＲＯＭ２
に格納されているＣＰＵ制御プログラムをＣＰＵ制御用
ＲＡＭＩにデータとしてロードする。ついで転送完了後
、ＣＰＵ５は、上記ＲＡＭ １からインストラクション
・フェッチを行なう。
ュータ・システムの電源投入時に、上記転送制御用ＲＯ
Ｍ３のプログラムを読出シ、コれに従ってＥＰＲＯＭ２
に格納されているＣＰＵ制御プログラムをＣＰＵ制御用
ＲＡＭＩにデータとしてロードする。ついで転送完了後
、ＣＰＵ５は、上記ＲＡＭ １からインストラクション
・フェッチを行なう。
この場合、ＲＡＭ １としてアクセスタイムが第１図に
おける２τ−（ＴＤ（ＡＤ） ＋ Ｔ ＳΦ（Ｄ））よ
シ短いものを用いれば、ＥＰＲＯＭ２としてアクセスタ
イムが上式より長すものを使用しても、第１図における
Ｔ２ステートとＴ３ステートの間にＷＡ Ｉ Ｔステー
トを挿入する必要があるのは、電源投入時に上記の転送
を行なう時だけである。転送完了後のインストラクショ
ン・フェッチの際には、ＷＡＩＴステートを挿入する必
要はなく、 ＣＰＵの処理能力を低下させることはない
。
おける２τ−（ＴＤ（ＡＤ） ＋ Ｔ ＳΦ（Ｄ））よ
シ短いものを用いれば、ＥＰＲＯＭ２としてアクセスタ
イムが上式より長すものを使用しても、第１図における
Ｔ２ステートとＴ３ステートの間にＷＡ Ｉ Ｔステー
トを挿入する必要があるのは、電源投入時に上記の転送
を行なう時だけである。転送完了後のインストラクショ
ン・フェッチの際には、ＷＡＩＴステートを挿入する必
要はなく、 ＣＰＵの処理能力を低下させることはない
。
本発明は以上説明したように、アクセスタイムは長いが
書き込んだプログラムの変更容易なＥＰＲＯＭを、ＣＰ
Ｕの処理能力を低下させることなくマイクロコンピュー
タ争システムに導入できるようにした効果がある。
書き込んだプログラムの変更容易なＥＰＲＯＭを、ＣＰ
Ｕの処理能力を低下させることなくマイクロコンピュー
タ争システムに導入できるようにした効果がある。
第１図はマイクロコンピュータ・システムにおける一般
のインストラクション・フェッチ・サイクルを示すタイ
ミングチャート、第２図はアクセスタイムが長込メモリ
を使用した場合のインストラクション・フェッチ・サイ
クルを示すタイミングチャート、第３図は本発明が実施
されていない場合のインストラクション・フェッチに関
するＣＰＵ周辺部のブロック図、第４図は本発明の一実
施例を示すブロック図である。 １・・・ＣＰＵ制御用ＲＡＭ ２・・・Ｅ Ｐ Ｒ
ＯＭ３・・・転送制御用ＲＯＭ ４・・・ＷＡ Ｉ
Ｔステート供給回路５・・・ＣＰＵ
６・・・ＣＰＵバス出願人 日本電気株式会社
のインストラクション・フェッチ・サイクルを示すタイ
ミングチャート、第２図はアクセスタイムが長込メモリ
を使用した場合のインストラクション・フェッチ・サイ
クルを示すタイミングチャート、第３図は本発明が実施
されていない場合のインストラクション・フェッチに関
するＣＰＵ周辺部のブロック図、第４図は本発明の一実
施例を示すブロック図である。 １・・・ＣＰＵ制御用ＲＡＭ ２・・・Ｅ Ｐ Ｒ
ＯＭ３・・・転送制御用ＲＯＭ ４・・・ＷＡ Ｉ
Ｔステート供給回路５・・・ＣＰＵ
６・・・ＣＰＵバス出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 ＣＰＵ （中央処理装置）とメモリ尋とをＣＰＵバスを
介して接続して成るマイクロコンピュータ・システムに
おいて、 上記ＣＰＵを制御するプログラムを格納したＥＰＲＯＭ
（書込・修正可能リードオンリーメモリ）と、該ＥＰＲ
ＯＭから転送される内容を格納するＲＡＭ（ランダムア
クセスメモリ）と、その転送機能を制御するプログラム
を格納し＊ ＲＯＭ（リードオンリーメモリ）とを上記
ＣＰＵバスに接続して成り、 マイクロコンピュータ・システムの電源投入時に、上記
ＥＰＲＯＭに格納されているプログラムをデータとして
上記ＲＡＭにロードし、その光子後、ＣＰＵがインスト
ラクション・フェッチを該ＲＡＭから行なうよう構成し
たことを特徴とするＥＰＲＯＭバックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206176A JPS58107931A (ja) | 1981-12-22 | 1981-12-22 | Ｅｐｒｏｍバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206176A JPS58107931A (ja) | 1981-12-22 | 1981-12-22 | Ｅｐｒｏｍバツクアツプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107931A true JPS58107931A (ja) | 1983-06-27 |
Family
ID=16519064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206176A Pending JPS58107931A (ja) | 1981-12-22 | 1981-12-22 | Ｅｐｒｏｍバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147358A (ja) * | 1984-12-20 | 1986-07-05 | Nec Corp | 初期プログラムロ−デイング回路 |
| JPS62269232A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472642A (en) * | 1977-11-22 | 1979-06-11 | Toyoda Machine Works Ltd | Program writer for computer |
| JPS56124930A (en) * | 1980-03-06 | 1981-09-30 | Nec Corp | Initial program loader system |
| JPS56132619A (en) * | 1980-03-19 | 1981-10-17 | Hitachi Ltd | Start-up mechanism of computer |
-
1981
- 1981-12-22 JP JP56206176A patent/JPS58107931A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472642A (en) * | 1977-11-22 | 1979-06-11 | Toyoda Machine Works Ltd | Program writer for computer |
| JPS56124930A (en) * | 1980-03-06 | 1981-09-30 | Nec Corp | Initial program loader system |
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| JPS62269232A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
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