JPH0340148A - 命令キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令キャッシュメモリ回路に関し、特に半導体
集積回路で構成されるマイクロプロセッサ装置に用いら
れる命令キャッシュメモリ装置に関する。

〔従来の技術〕

１ず、第２図に従来の命令キャッシュメモリ装置を示す
。

第２図を参照して、プログラムカウンタ回路６の出力が
セレクタ回路４の入力端子ａに、アドレス入力端子９が
セレクタ回路４の入力端子すに。

制御信号入力端子１６がセレクタ回路４の制御端子Ｓに
接続されている。そして、セレクタ回路４の出力（出力
端Ｃ）が命令キャッシュメモリｌのアドレス入力端子ｘ
　Ｋ　、データ入力端子１０が命令キャッシュメモリｌ
のデータ入力端子ｙに、書込み制御端子１５が命令キャ
ッシュメモリｌの書込み制御入力端子Ｗに接続され、さ
らに、命令キャッシュメモリ１の出力（出力端）２がマ
イクロプロセッサ命令出力端子１２に接続されている。

このようにして、マイクロプロセッサ装置における命令
キャッシュメモリ装置が構成される。

〔発明が解決しようとする問題点〕

ところで、上述の命令キャッシュメモリ装置の場合、マ
イクロプロセッサ命令プログラムを命令キャッシュメモ
リに書き込んでいる際、命令キャッシュメモリの読み出
しは不可能となる。即ち。

従来の命令キャッシュメモリ装置を搭載したマイクロプ
ロセッサ装置では命令キャッシュメモリへのプログラム
設定中はプログラムの実行、即ち。

処理を実行することが不可能となる。従って、プログラ
ム書換えの都度マイクロプロセッサ装置の処理を長時間
停止しなければならず、その結果。

処理時間の増大を１ねくという問題点がある。

本発明の目的はプログラム書換えの際マイクロプロセッ
サ装置の処理を停止する必要のない命令キャッシュメモ
リ装置を提供することにある。

〔問題を解決するための手段〕

そこで本発明によるキャッシュメモリ装置は、第１の命
令キャッシュメモリの出力を第１のセｖ）ｙ夕回路の第
１の入力端子に接続し、第２の命令キャッシュメモリの
出力を第１のセレクタ回路の第２の入力端子に接続し、
第１のセレクタ回路の出力をマイクロプロセッサ命令出
力端子に接続し。

プログラムカウンタ回路の出力を第２のセレクタ回路の
第１の入力端子と、第３のセレクタ回路の第１の入力端
子に接続し、アドレス入力端子を第２及び第３のセレク
タ回路の第２の入力端子に接続し、第２のセレクタ回路
の出力を第１の命令キャッシュメモリのアドレス入力端
子に接続し、第３のセレクタ回路の出力を第２の命令キ
ャッシュメモリのアドレス入力端子に接続し、データ入
力端子を第１及び第２の命令キヤ、シーメモリの書込み
データ入力端子に接続し、命令キャッシュメモリ書込み
制御信号を７８〜１回路の入力端子に接続し、該ケ゛−
ト回路の第１の出力端子を第１の命令キャッシュメモリ
の書込み制御入力端子に、該ケゞ−ト回路の第２の出力
端子を第２の命令キャッシュメモリの書込み制御入力端
子に接続し、該ダート回路の第３の出力回路を第１或い
は第２の命令キャッシュメモリに書き込まれたプログラ
ムによう参照及び初期設定可能な第１のｌビット記憶回
路の入力端子に接続し、第１の１ビツト記憶回路の出力
を第１の制御信号出力端子に接続し、第１或いは第２の
命令キャッシュメモリに書き込１れたプログラムによっ
て参照、及び初期設定可能な第２の１ビツト記憶回路の
出力端子を第１．第２及び第３のセレクタ回路、及び該
ケゝ−ト回路の制御入力端子と第２の制御信号出力端子
に接続したことを特徴としている。

〔実施例〕

以下本発明について実施例によって説明する。

第１図を参照して、命令キャッシュメモリｌの出力（出
力端２）がセレクタ回路３の入力端子ａに接続され、命
令キャッシュメモリ２の出力（出力端２）がセレクタ回
路３の入力端子すに接続されている。セレクタ回路３の
出力（出力端Ｃ）はマイクロプロセッサ命令出力端子１
２に接続され。

プログラムカウンタ回路６の出力がセレクタ回路４の入
力端子ａと、セレクタ回路５の入力端子すに接続されて
いる。アドレス入力端子９がセレクタ回路４及び５の入
力端子す及びａにそれぞれ接（５） 続され、セレクタ回路４の出力Ｃが命令キャッシュメモ
リｌのアドレス入力端子Ｘに接続されている。セレクタ
回路５の出力Ｃは命令キャッシュメモリ２のアドレス入
力端子Ｘに接続され、データ入力端子１０が命令キャッ
シュメモリ１及び２の書込みデータ入力端子ｙＫ接続さ
れてしる。命令キャノシーメモリ書込み制御信号１５は
ケ゛−ト回路７の入力端子０に接続され、７８〜１回路
７の出力端子ｐは命令キャッシュメモリ１の書込み制御
入力端子Ｗに、ケ゛−ト回路７の出力端子ｑは命令キャ
ッシュメモリ２の書込み制御入力端子Ｗに接続され、ケ
゛−ト回路７の出力端子ｒは命令キャッシュメモＩＪ　
ｌ或いは２に書き込１れたプログラムによシ参照及び初
期設定可能な１ビツト記憶回路１１の入力端子に接続さ
れている。１ビツト記憶回路１１の出力は制御信号出力
端子１３に接続され、命令キャッシュメモリ１或いは２
に書き込１れたプログラムによって参照及び初期設定可
能な１ビツト記憶回路８の出力端子がセレクタ回路３４
及び５とケ゛−Ｆ回路７の制御入力端子Ｓと制御（６） 信号出力端子１４に接続されている。

い１，１ビツト記憶回路８の出力により命令キャッシュ
メモリｌの出力がマイクロプロセッサ命令出力端子１２
に出力されている。即ち、命令キャッシュメモリ１に書
き込１れたプログラムによシマイクロプロセッサが処理
を実行しているとする。従って、セレクタ回路４，５に
より命令キャッシュメモリｌのアドレス入力端子ｘＫは
プログラムカウンタ回路６の出力が命令キャッシュメモ
リ２のアドレス入力端子Ｘにはアドレス入力端子９に印
加されているアドレスが入力されている。

これによう、命令キャッシュメモリ１のプログラムを実
行しながら外部から命令キャッシュメモリ２へのプログ
ラム書込みができる。命令キャッシュメモリ２への書込
みが完了すると命令キャッシュメモリ書込み制御信号及
びケ゛−ト回路７の出力ｒによｐｉビット記憶回路１１
に書込み完了を示すフラグが書き込オれる。

一方ｐ　命令キャッシュメモリ１のプログラムの実行が
完了するど、プログラムによりｌピット記憶回路１１の
内容を参照する。プログラムは命令キャッシュメモリ２
への書込みが完了する１で待機状態とし、１ビツト記憶
回路１１の出力値により命令キャッシュメモリへの書込
みの完了が確認されたときプログラムは１ビツト記憶回
路８に切り換え信号を書込み、セレクタ回路３，４及び
５゜ケゝ−ト回路７の制御信号Ｓに入力される信号埴を
反転させることでプログラムの読み出しが命令キャッシ
ュメモリ１から２に切シ換える。この切シ換え操作が完
了すると制御信号出力端子１３及び１４を介して外部に
切シ換え完了を報知する。これにより５次に命令キャッ
シュメモリ２のプログラムの実行と、命令キャッシュメ
モリｌへのプログラムの書込みが可能となる。

〔発明の効果〕

以上、説明したように２本発明では、第１及び第２の命
令キャッシュメモリを備え、第１及び第２の命令キャッ
シュメモリを選択的に書き込み及び読み出し状態として
いるから、命令キャッシュメモリへのプログラム書込み
が可能となシ、処理を実行しながら次の処理プログラム
を命令キャッシュメモリに設定できるマイクロプロセッ
サ回路を拠供することが可能となる。さらに命令キャッ
シュメモリの切シ換えをプログラムで実行することによ
り、書込み側メモリと読み出し側メモリの切り換えを高
速に実行することのできるマイクロプロセッサ装置を実
現することが可能となる。

【図面の簡単な説明】

第１図は本発明による命令キャッシュメモリ装置の一実
施例を示す図、第２図は従来の命令キャッシュメモリ装
置を示す図である。 ｌ、２：命令キャッシュメモリ、３，４．５：セレクタ
回路、６：プログラムカウンタ回路、７：ケゝ−ト回路
、８，１１：１ビット記憶回路、９ニアドレス入力端子
、１０：データ入力端子、１２二マイクロプロセツサ命
令出力端子、１３．１４二制御出力端子、１５：命令キ
ャッシュメモリ書込み制御信号、１６二制御信号入力端
子。

Claims (1)

【特許請求の範囲】
1. １、実行命令が格納される第１及び第２のキャッシュメ
   モリを備え、前記第１及び第２のキャッシュメモリのい
   ずれか一方を選択して前記実行命令を書き込む書き込み
   手段と、前記第１及び第２のキャッシュメモリの他方を
   選択して前記実行命令を読み出す読み出し手段とを有し
   、前記書き込み手段によって前記第１のキャッシュメモ
   リが選択された際、前記読み出し手段によって前記第２
   のキャッシュメモリが選択されるようにしたことを特徴
   とする命令キャッシュメモリ装置。