JPS58158759A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置、４ＩＫマイクロコンビ二一タに
関するものである。

半導体製造技術の進歩によりて、同一半導体基板上に主
として絶縁ゲー）Ｉｌｌ電界効果トランジスタで構成さ
れ周辺装置と共に論理動作を行なう情報処理装置、例え
ばマイクロコンビ為−夕は、近年、幅広い分野に応用さ
れ、各分野に即したプログラムで処理制御されている。

これらのマイクロコンビ凰−夕には半導体製造技術、特
に集積度の著しい向上によって、命令を解読し演算処理
あるいは内部または外部に対して制御信号を供給する処
理装置（以下、プロセッサという）のみで線なく、この
プロセッサで実行されるプログラムが格納されているメ
モリ（以下、プログラムメモリという）、処理データの
格納、テータ処履に必要なフラグとしであるいは処理過
程で得られる一時的なデータの格納に使用されるメモリ
（以下、データメモリという）及び入出力回路が同一半
導体基板（チップ）上に構成されているものがある。中
には別の機能を持ったプロセッサまでもが集積化されて
いるものもある。しかし将来、情報量の増大化に伴なっ
て、今以上の処理能力向上が望まれるところ大であｐｌ
それに対応したマイクＣＩ−ンビ纂−夕の開発が急がれ
ている。従来、同一半導体基板上にプロセッサデータメ
モリ、プログラムメモリ、入出力回路が構成されている
様な所ｎ１チップマイクロコンビエータを用いて情報処
理を行なう場合、第１図に示すようにプロセッサｌはま
ず内部にあるプログラムカウンタの内容をアドレスとし
てプログ２ムメモリ（ＲＯＭ）２に送る。

プログラムメモリ（ＲＯＭ）２から読み出され九プログ
ラム、即ち所定の胴外で構成され九命令コード群は内部
データバス４を通してプロセッサ内部にある命令解読回
路に取シ込まれて、ここで解読され制御信号として発生
される。この制御信号は演算ユニット、入出力回路その
他を制御する。

災に、アドレスレジスタ５の内容をアドレスとしてデー
タメモリ（ＲＡＭ）３に与え、内部データバス４を通し
て処理用データ等の書き込みや読み出しを行ないつつ、
目的の見通を実行してい友。

かかる従来のマイクロコンビ為−夕において、グログ２
ムメモリとして杜通常マスクＲＯＭが用いられる。これ
は製造段階で内蔵されるべき固定グ筒グラムが書き込ま
れたＲＯＭである。従って、その後はこのマスクＲＯＭ
の内容変更、追加は不可能である。もしプ目グラムの変
更や追加の必矢が生じた場合は、新たにマイクロコンピ
ュータを作シ直し、その製造工程で変更追加したグログ
ラムをもとにしてマスクＲＯＭを作シ変えなければなら
々かつ九。このようにプロセッサの機能は、ＲＯＭで構
成されたプログラムメモリのグログ２ム内容によって法
定されてしまい、しかもそれは製造Ｒ階で固定されてし
まう。従ってＲＯＭに格納されるプログラムを汎用性の
烏いものとすることによって、プロセッサのＷＡ耗を高
めることが考えられるが、プログラムが非常に複雑かつ
大きくなってしまい多量の記憶素子を必喪とする。しか
し、同−半導体基板上に構成することのできるＲＯＭの
記憶容量線限られているのでこれは業際的ではない。従
ってより多くの機能をプロセッサーに要求する為には、
グログラムメモリとして外部にマスクＲＯＭの代ルに自
由に変更、追加が可能表メモリを必要としていえ。しか
し４１１！能向上はある程度期待できる反面、装置は非
常に為価なものとなってしまうことは言うに及ばず、外
部にメモリを付加することＫよって生じる制御の複雑さ
が欠点となっていた。一方、同一半導体基板上に２つの
プロセッサーを有しているよりな為級なマイクロコンビ
轟−タにおいてもそれぞれのプログラムメモリに格納さ
れているプログラムの変更、追加が不可能な為、製造段
階で決定されたそれぞれのプロセッサの機能を加え合せ
たものでしかなかった。

本発明の目的は使用者によって自由にグログラムメモリ
の内容の変更あるい拡追加を可能とし、７°ログラム処
理の能力を著しく向上させた情報処理要録を提供するこ
とにある。

本発明の情報処理装置は同一ユニット（例えに同一チッ
プ）内に少々くとも＠１のプロセッサ、このプロセッサ
に取シ込まれて実行されるプログラムが格納されている
１ｓｌのメモリ、第２のプロセッサ、および読み出し書
き込みが可能な第２のメモリとを備え、前記第１のプロ
セッサを用いてこのユニットの外部あるメモリから情報
を読み出して、これを前記第２のメモリに格納し、前記
第２のプロセッサが＃第２のメモｌｊ　Ｋ格納された前
記情報を命令コードとして扱うことによってプログラム
処理を実行するようにしたことを特徴とする。

本発明によれば端子や信号線および制御信号を新たに追
加するとなく本来のもの（アドレスバス、ラータバス、
コントロールバス）を用いて処理可能なプログラムのａ
ｉｍを増加することができる。

即ち使用者が１２の７′０七ツサに対する命令コードを
自由に装置内にセットして、これを用いることができ、
汎用性が著しく向上する。

以下本発明の一実施例を累２心を用いて詳細に説明する
。ＷＪｚ図において１０．１２は第１および第２のプロ
セッサで、銀１のノルセッサ１０社内部メモリ及び外部
メモリを制御する機能を有している。１１は第１のプロ
セッサｌＯのプログラムメモリ（命令）を記憶し、銀１
のプロセッサ１０によってその読み出しが可能なグログ
ラムメモリ（ＲＯＭ）、１３紘第１の７゛ロセツサｌＯ
によって書き込みおよび読み出しが可能なデータメモリ
（ＲＡＭ）であ夛、これは同時に第２のプロセッサ１２
のプログラムメモリとしても使用される。１４は外部の
フロセッサ勢によって書き込み、読み出しが可能な外部
メモリ（例えば磁気ディスクであってもよい）１５．１
６はいづれも内部データバス、１７はマイクロコンヒ凰
−タ（点線Ｍ）と外部メモＩ７１４間でデータの相互転
送を行なう外部データバス、１８はアドレス情報が出力
されルアトレスバス、１９．２０は夫々アドレス情報が
格納されるアドレスレジスタ、２１はデータの入力・出
力先を選択するデータ制御回路、２２はメモリ１３に与
えられるアドレスを選択するアドレス制御回路である。

この例では、マイクロコンビーータＭは１個の半導体基
板（１チツプ）上に集積化されている。

以下に本実施例のマイクロコンビ島−夕の処理動作を説
明する。第１のプロセッサ１ｏはまずその内部にあるプ
ログラムメモリタの内容をアドレスとして第１のメモリ
１１をアクセスする。それＫよってｊｌｌ！ｌのメモリ
１１から読み出され九命令コード祉、内部データバス１
５を通して第１のプロセッサ１０の内部にある命令解読
回路（命令デコーダ）に取シ込まれて制御信号が発生さ
れる。

演算論塩ユニノｌ’、＃！２のメモＩＪ１３、その他社
１０はチップ内の初期化を行なう。この一連の動作によ
って初期化が完了した後にｗＪｌのプロセッサｌＯは飢
１のプロセッサ１０が構成されている半導体基板の外部
にあって外部のホストプロセッサ等を使用することによ
って自由に内容の変更、追加が行なえる外部メモリ１４
（ここではその中にプログラムが格納されている）に対
してアドレスレジスタ２０の内容をアドレスバス１８を
通して与える。外部（メモリ１４から読み出されたデー
タ（命令コード）を外部データバス１７、内部データバ
ス１５を通して亀２のメモリ１３に格納する。また外部
メモリ１４の命令コードのみではなく第１の７’ｏセツ
サ１０で処理されたデータをこの第２のメモリ１３に書
き込むようＫすることもできる。この様にして、所定０
Ｊｕｌ序で命令コード群が路２のメモ１７１３に格納さ
れた後はｔｓｌのプロセッサｌＯは自己内部での演算処
理、外部に対しては入力・出力ボートを介して外部制御
やデータ転送等の本来の機能を奥行する。一方亀２のプ
ロセッサ１２Ｆｉ第２のメモリ１３をプログラムメモリ
としてその内容を順序読み出して内部データバス１６を
通して命令コードを内部に取シ込み、初期化を行なった
徒弟２のメモリ１３内の情報を命令として丸胴制御を行
なう。淘、第１のプロセッサｌＯと鶴２のプロセッサ１
２とは互に関係を保ちながらも並列に動作することがで
き、数多くの機能を発揮することになる。例えば、銀１
のプロセッサ１０として、ＩＩ＆履速度は遅いが纂ｌの
メモリ１１のプログラム制御下で多機能を持った汎用性
の鳥いプロセッサを用い、第２のプロセッサとして、九
理速ｊｌｉｊＩＩｉ速いが少数の特種機能のみを備えて
いるようなものを用いた場合おいても、第２のプロセッ
サ１０のプログラムメモリの内容を第１のプロセッサ１
２によって容易に書き換えることができるので結果的に
は＃！２のプロセラす１２は多機能を発揮することにな
ルマイクロコンビ、−夕の能力が着しく向上する。

冑、第２のメモリ１２の内容はこのマイクロコンビーー
タの動作開始時のみに行なうだけでなく、処理の途中で
書き換えても差し支えない。

本発明は以上説明し喪ように２つのプロセッサを有スる
マイクロコンビ為−夕において一方のプロセッサの７’
ｏグラムメモリを書き換え可能なメモリで構成し、他の
プロセッサを用いてその内容を変更、追加することによ
りて、種々の機能を有する画期的なマイクロコンビーー
タを提供することができる。

更に実施例ではチップレベルで説明したが（勿論ｌチッ
プ内にこの構成を組み込むことが最も効果的であるが）
、１個の筐体内にこの構成を適用しても筐体機能拡大の
効果は得られる。

【図面の簡単な説明】

第１Ｅはマイク四コンビエータの従来例を示すブロック
図、ｊＩ２図紘本社明の一実施例を示すブロック図であ
る。 １・・・・・・プロセッサ、２・・・・・・プログラム
メモリ、３・・・・・・データメモリ、４．１５．１６
・・・・・・内部データバス、５１６１１９１２０・・
・・・・アドレスレジスタ、ｌＯ・・・・・・第１のプ
ロセッサ、１１・・・・・・纂１のメモリ、１２・・・
・・・亀２のプロセラ？、１３・・・・・・ｗＪ２のメ
モリ、１４・・・・・・外部メモリ、１７・・・・・・
外部データバス、１８・・・・・・外部アドレスバス、
２１・・曲データ制御回路、２２・・・・・・アドレス
制御回路。 第１閉

Claims (1)

【特許請求の範囲】
1. 同一ユニット内に少なくとも第１の処理装置、＃ｗ、１
   の処理装置のプログラムメモリとして使用される第１の
   メモリ、第２の処理装置、および第２のメモリとを有し
   、前記第１の処理装置を用いてこのユニット外部にある
   メモリの内容を前記第２のメモリに格納し、該第２のメ
   モリに格納された内容を前記第２の処理装置のプログラ
   ムとして使用することを特徴とする情報処理装置。