JPS60129855A - 信号処理プロセツサ - Google Patents
信号処理プロセツサInfo
- Publication number
- JPS60129855A JPS60129855A JP58239184A JP23918483A JPS60129855A JP S60129855 A JPS60129855 A JP S60129855A JP 58239184 A JP58239184 A JP 58239184A JP 23918483 A JP23918483 A JP 23918483A JP S60129855 A JPS60129855 A JP S60129855A
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- JP
- Japan
- Prior art keywords
- data
- ram
- stored
- rom
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理分野に用いられる信号処
理プロセッサに関するものである。
理プロセッサに関するものである。
従来例の構成とその問題点
近年、ディジタル信号処理機能はＬＳＩ技術の発達によ
り、数チップ、さらには１チツプで構成することが可能
となっている。そして性質の異なる種々の目的に適合す
るには、プログラム制御によるマイクロプロセサ方式が
最適である。しかも、フィルタや高速フーリエ変換など
主要な信号処理を高速に行うためには、大容量のデータ
を格納するメモリ領域、及び目的に応じた各種固定デー
タを格納するメモリ空間を持ち、独立にアクセスするこ
とができることが必要である。
り、数チップ、さらには１チツプで構成することが可能
となっている。そして性質の異なる種々の目的に適合す
るには、プログラム制御によるマイクロプロセサ方式が
最適である。しかも、フィルタや高速フーリエ変換など
主要な信号処理を高速に行うためには、大容量のデータ
を格納するメモリ領域、及び目的に応じた各種固定デー
タを格納するメモリ空間を持ち、独立にアクセスするこ
とができることが必要である。
従って、信号処理プロセサは高速にデータをアクセスし
、高速演算を行うために、プログラム格納用ＲＯＭとデ
ータ用ＲＡＭ、さらに固定データ用ＲＯＭの３つのメモ
リ空間を別々に持っているものが多い。
、高速演算を行うために、プログラム格納用ＲＯＭとデ
ータ用ＲＡＭ、さらに固定データ用ＲＯＭの３つのメモ
リ空間を別々に持っているものが多い。
以下、図面を参照しながら上述したような従来の信号処
理プロセッサについて説明する。
理プロセッサについて説明する。
第１図は、従来の信号処理プロセッサのブロック図であ
る。第１図において、１はプログラムを格納する命令Ｒ
ＯＭ、２ｉ人カデータや演算途中のデータあるいは演算
結果を格納するデータＲＡＭ。
る。第１図において、１はプログラムを格納する命令Ｒ
ＯＭ、２ｉ人カデータや演算途中のデータあるいは演算
結果を格納するデータＲＡＭ。
３Ｆｉ演算に必要な固定データを格納するデータＲＯＭ
％４は命令ＲＯＭ１に格納されたプログラムを解読する
デコーダ、６はデコーダ４の指令にもとづきデータＲＡ
Ｍ２やデータＲＯＭａ内のデータを用いて演算を行なう
演算装置である。
％４は命令ＲＯＭ１に格納されたプログラムを解読する
デコーダ、６はデコーダ４の指令にもとづきデータＲＡ
Ｍ２やデータＲＯＭａ内のデータを用いて演算を行なう
演算装置である。
以上のように構成された信号処理プロセッサについて以
下その動作について説明する。
下その動作について説明する。
デコーダ４ば、命令ＲＯＭ１に格納されたプログラムを
解読し、演算装置５に指令を与える。演算装置６は、デ
コーダ４の指令にもとづき、データＲＡＭ２に格納され
た入力データとデータＲＯＭに格納された演算に必要な
固定データを用いて演算を行い、その結果をデータＲＡ
Ｍ２に格納する。
解読し、演算装置５に指令を与える。演算装置６は、デ
コーダ４の指令にもとづき、データＲＡＭ２に格納され
た入力データとデータＲＯＭに格納された演算に必要な
固定データを用いて演算を行い、その結果をデータＲＡ
Ｍ２に格納する。
このように入力データに対して所定の演算が施され、演
算結果が得られる。
算結果が得られる。
さて、内部にＲＯＭを持つＩＣにおいてプログラム開発
を行う場合、このＲＯＭ空間を書き込み可能なＲＡＭに
した評価用チップが必要である。
を行う場合、このＲＯＭ空間を書き込み可能なＲＡＭに
した評価用チップが必要である。
しかし、ＲＡＭはＲＯＭに比べて面積が大きいので、評
価用チップとしてこのメモリ空間を外部ＲＡＭにおきか
えたものが必要となる。
価用チップとしてこのメモリ空間を外部ＲＡＭにおきか
えたものが必要となる。
ところが、上記の例で示した信号処理プロセッサのよう
に複数のＲＯＭ空間を持つ場合、これらを別々の内部Ｒ
ＡＭあるいは外部ＲＡＭに置き換えると、チップ面積が
大きくなりすぎたり、ＩＣの端子数が多くなりすぎると
いう問題点を有していた。
に複数のＲＯＭ空間を持つ場合、これらを別々の内部Ｒ
ＡＭあるいは外部ＲＡＭに置き換えると、チップ面積が
大きくなりすぎたり、ＩＣの端子数が多くなりすぎると
いう問題点を有していた。
さらに上記ンような構成では、データＲＯＭ３に格納さ
れた固定データは、読み出ししかできずこれらのデータ
を使用した後のメモリ領域は、演算途中のデータをデー
タＲＡＭ２とは独立に書き込む等の操作ができず、メモ
リとしての使用効率が悪いという問題点を有していた。
れた固定データは、読み出ししかできずこれらのデータ
を使用した後のメモリ領域は、演算途中のデータをデー
タＲＡＭ２とは独立に書き込む等の操作ができず、メモ
リとしての使用効率が悪いという問題点を有していた。
発明の目的
本発明は上記従来の問題点を解消するもので。
ＲＯＭ空間を１つとし、その内容を他のメモリ空間へ転
送できるようにすることによりプログラム開発時におけ
る評価用チップの端子数及び面積の増大を小さくし、か
つメモリの使用効率を高めることのできる信号処理プロ
セッサを提供することを目的とする。
送できるようにすることによりプログラム開発時におけ
る評価用チップの端子数及び面積の増大を小さくし、か
つメモリの使用効率を高めることのできる信号処理プロ
セッサを提供することを目的とする。
発明の構成
本発明は、プログラムと目的の演算に必要な固定データ
を格納する命令ＲＯＭと、上記固定データや入力データ
・演算途中のデータあるいは演算結果を格納する１つ以
上のデータＲＡＭと、上記データＲＡＭの内容を用いて
演算を行う演算装置と、転送データ数を計測するカウン
タを具備したデータ転送装置を備えた信号処理プロセッ
サであり、上記命令ＲＯＭの内容が上記データメモリに
転送可能となりチップ内のＲＯＭ空間は１つでよく、こ
れによりプログラム開発時の評価チップの端子数や面積
の増大を小さくし、かつメモリの使用効率を高めること
ができるものである。
を格納する命令ＲＯＭと、上記固定データや入力データ
・演算途中のデータあるいは演算結果を格納する１つ以
上のデータＲＡＭと、上記データＲＡＭの内容を用いて
演算を行う演算装置と、転送データ数を計測するカウン
タを具備したデータ転送装置を備えた信号処理プロセッ
サであり、上記命令ＲＯＭの内容が上記データメモリに
転送可能となりチップ内のＲＯＭ空間は１つでよく、こ
れによりプログラム開発時の評価チップの端子数や面積
の増大を小さくし、かつメモリの使用効率を高めること
ができるものである。
実施例の説明
以下本発明の一実施例を図面を参照して説明する。
第２図は本発明の一実施例を示すブロック図である。第
２図において、６はプログラム及び演算に必要な固定デ
ータを格納する命令ＲＯＭ、７は主に入力データや演算
途中のデータあるいは演算結果を格納するデータＲＡＭ
（Ａ）、８は主に上記命令ＲＯＭｅに格納されている固
定データを格納するデータＲＡ Ｍ （Ｂ）、９は命令
ＲＯＭ６に格納されたプロゲラ弘を解読するデコーダ、
１０は１つ以上のレジスタ金持ちデコーダ９の指令に基
づきデータＲＡＭ（Ａ）７やデータＲＡＭ（Ｂ）８の内
容を用いて演算を行なう演算装置、１１はデコーダ９の
指令に基づき命令ＲＯＭ６に格納されている固定データ
をデータＲＡＭ（Ａ）７又はデータＲＡＭ（Ｂ）８又は
上記演算装置１ｏ内のレジスタに転送するデータ転送装
置である。
２図において、６はプログラム及び演算に必要な固定デ
ータを格納する命令ＲＯＭ、７は主に入力データや演算
途中のデータあるいは演算結果を格納するデータＲＡＭ
（Ａ）、８は主に上記命令ＲＯＭｅに格納されている固
定データを格納するデータＲＡ Ｍ （Ｂ）、９は命令
ＲＯＭ６に格納されたプロゲラ弘を解読するデコーダ、
１０は１つ以上のレジスタ金持ちデコーダ９の指令に基
づきデータＲＡＭ（Ａ）７やデータＲＡＭ（Ｂ）８の内
容を用いて演算を行なう演算装置、１１はデコーダ９の
指令に基づき命令ＲＯＭ６に格納されている固定データ
をデータＲＡＭ（Ａ）７又はデータＲＡＭ（Ｂ）８又は
上記演算装置１ｏ内のレジスタに転送するデータ転送装
置である。
以上のように構成された本実施例のメモリデータ転送装
置について以下その動作を説明する。
置について以下その動作を説明する。
デコーダ９は、命令ＲＯＭ６に格納されたプログラムを
解読し演算装置１ｏ又はデータ転送装置１１に指令を与
える。今、入力データがデータＲＡＭ（Ａ）７に、演算
に必要な固定データがデータＲＡＭ（Ｂ）８に格納され
ているとする。演算装置１゜はデコーダ９の指令により
データＲＡ Ｍ （Ａ）了及びデータＲＡＭ（Ｂ）８の
内容を用いて所定の演算を行うＯ このときデータＲＡＭ（Ｂ）８に格納する固定データは
、チップ内の唯一のＲＯＭである命令ＲＯＭ６の中にあ
る特定の転送命令の次の番地から順に格納されている。
解読し演算装置１ｏ又はデータ転送装置１１に指令を与
える。今、入力データがデータＲＡＭ（Ａ）７に、演算
に必要な固定データがデータＲＡＭ（Ｂ）８に格納され
ているとする。演算装置１゜はデコーダ９の指令により
データＲＡ Ｍ （Ａ）了及びデータＲＡＭ（Ｂ）８の
内容を用いて所定の演算を行うＯ このときデータＲＡＭ（Ｂ）８に格納する固定データは
、チップ内の唯一のＲＯＭである命令ＲＯＭ６の中にあ
る特定の転送命令の次の番地から順に格納されている。
データ転送装置１１はデコーダ９により上記転送命令で
あることの指令をうけると動作を開始し、命令ＲＯＭｅ
内の固定データをデータＲＡＭ（Ｂ）８に転送する。
あることの指令をうけると動作を開始し、命令ＲＯＭｅ
内の固定データをデータＲＡＭ（Ｂ）８に転送する。
転送されるデータ数は、予めデータ転送装置１１が持つ
カウンタの中に設定しておき％ １ワードのデータを転
送するごとにカウントされる。そして所定のデータ数の
転送が完了すると、データ転送動作は停止し、次の命令
が実行される。
カウンタの中に設定しておき％ １ワードのデータを転
送するごとにカウントされる。そして所定のデータ数の
転送が完了すると、データ転送動作は停止し、次の命令
が実行される。
以上のように本実施例によれば、必要ワード数の固定デ
ータを命令ＲＯＭｅに格納しておき、それをデータ転送
装置１１によりデータＲＡＭ（Ｂ）ｓに転送することが
できる。このことにより信号処理の目的に必要なプログ
ラムと固定データは１つのＲＯＭ空間に納めることがで
きるので、プログラム開発時においては、この１つの空
間だけを外部ＲＡＭにおきかえるだけでよい。従って評
価用チップの端子数の増加は最低限のものとなり、その
面積の増加も小さくなる。
ータを命令ＲＯＭｅに格納しておき、それをデータ転送
装置１１によりデータＲＡＭ（Ｂ）ｓに転送することが
できる。このことにより信号処理の目的に必要なプログ
ラムと固定データは１つのＲＯＭ空間に納めることがで
きるので、プログラム開発時においては、この１つの空
間だけを外部ＲＡＭにおきかえるだけでよい。従って評
価用チップの端子数の増加は最低限のものとなり、その
面積の増加も小さくなる。
さらに本実施例においてデータＲＡＭ（Ｂ）８ば、命令
ＲＯＭｅから転送された各種固定データを格納するだけ
でなく、データＲＡＭ（Ａ）７と同じく、演算途中のデ
ータ等を書き込むことができる。このことは、２つの読
み書き可能なメモリを独立に使えることとなり、上述し
た従来例に比べ、演算データの処理が柔軟となり、メモ
リの使用効率を上げることとなる。
ＲＯＭｅから転送された各種固定データを格納するだけ
でなく、データＲＡＭ（Ａ）７と同じく、演算途中のデ
ータ等を書き込むことができる。このことは、２つの読
み書き可能なメモリを独立に使えることとなり、上述し
た従来例に比べ、演算データの処理が柔軟となり、メモ
リの使用効率を上げることとなる。
なお、本実施例では、命令ＲＯＭｅ内の固定データをデ
ータメモリ中）８に転送するとしたが、その転送先はデ
ータメモリ（Ａ）了でもよいし、あるいは直接、演算装
置１０内のレジスタ群でもよい。
ータメモリ中）８に転送するとしたが、その転送先はデ
ータメモリ（Ａ）了でもよいし、あるいは直接、演算装
置１０内のレジスタ群でもよい。
発明の効果
本発明は、プログラムと目的の演算に必要な固定データ
を格納する命令ＲＯＭと、上記固定データや入力データ
、演算途中のデータあるいは演算結果を格納する１つあ
るいは複数のデータＲＡＭと、上記データＲＡＭの内容
を用いて演算を行う演算装置と、転送データ数を計測す
るカウンタを具備したデータ転送装置を備え、上記命令
ＲＯＭ内の固定データを上記データＲＡＭに転送するこ
とができ、チップ内のＲＯＭ空間は１つとなる。
を格納する命令ＲＯＭと、上記固定データや入力データ
、演算途中のデータあるいは演算結果を格納する１つあ
るいは複数のデータＲＡＭと、上記データＲＡＭの内容
を用いて演算を行う演算装置と、転送データ数を計測す
るカウンタを具備したデータ転送装置を備え、上記命令
ＲＯＭ内の固定データを上記データＲＡＭに転送するこ
とができ、チップ内のＲＯＭ空間は１つとなる。
これによりプログラム開発時にはこの１つの空間だけを
外部ＲＡＭに置き換えるだけでよい。従ってチップ内に
独立に固定データＲＯＭを持つ従来例に比べ、評価用チ
ップの端子数の増加は最低限のものとなり、その面積の
増加も小さくなる。また、従来固定データをＲＯＭに格
納していたが、この領域が読み書き可能となるのでメモ
リの利用効率を高めることができ、その効果は大なるも
のがある。
外部ＲＡＭに置き換えるだけでよい。従ってチップ内に
独立に固定データＲＯＭを持つ従来例に比べ、評価用チ
ップの端子数の増加は最低限のものとなり、その面積の
増加も小さくなる。また、従来固定データをＲＯＭに格
納していたが、この領域が読み書き可能となるのでメモ
リの利用効率を高めることができ、その効果は大なるも
のがある。
第１図は従来の信号処理プロセッサのブロック図、第２
図は本発明の一実施例における信号処理プロセッサのブ
ロック図である。 ６・・・・・・命令ＲＯＭ、７・・・・・・データＲＡ
Ｍ（Ａ）、８・・・・・・データＲＡＭ中）、１０・・
・・・・演算装置、１１・・・・・・データ転送装置。
図は本発明の一実施例における信号処理プロセッサのブ
ロック図である。 ６・・・・・・命令ＲＯＭ、７・・・・・・データＲＡ
Ｍ（Ａ）、８・・・・・・データＲＡＭ中）、１０・・
・・・・演算装置、１１・・・・・・データ転送装置。
Claims (1)
- データ処理を行うだめのプログラムと目的の演算に必要
な固定データを格納する命令ＲＯＭ（Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｌｙ）と、上記固定データや入力データ・
演算途中のデータあるいは演算結果を格納する１つ以上
のデータＲＡ Ｍ （ＲａｎｄａｍＡｃｃｅｓｓ Ｍｅ
ｍｏｒｙ ）と、１つ以上のレジスタを有し、上記デー
タＲＡＭの内容を用いて演算を行う演算装置と、転送デ
ータ数を計測するカウンタを具備し上記命令ＲＯＭ内の
固定データを」ニ記データＲＡＭあるいは上記演算装置
内のレジスタに転送するデータ転送装置を備えたことを
特徴とする信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239184A JPS60129855A (ja) | 1983-12-19 | 1983-12-19 | 信号処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239184A JPS60129855A (ja) | 1983-12-19 | 1983-12-19 | 信号処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129855A true JPS60129855A (ja) | 1985-07-11 |
Family
ID=17040963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239184A Pending JPS60129855A (ja) | 1983-12-19 | 1983-12-19 | 信号処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129855A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441631A (en) * | 1977-09-09 | 1979-04-03 | Casio Comput Co Ltd | Fixed program set system for control |
| JPS55166759A (en) * | 1979-06-13 | 1980-12-26 | Omron Tateisi Electronics Co | Computer system |
| JPS57203154A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Microcomputer |
-
1983
- 1983-12-19 JP JP58239184A patent/JPS60129855A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441631A (en) * | 1977-09-09 | 1979-04-03 | Casio Comput Co Ltd | Fixed program set system for control |
| JPS55166759A (en) * | 1979-06-13 | 1980-12-26 | Omron Tateisi Electronics Co | Computer system |
| JPS57203154A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Microcomputer |
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