JPS62151955A - メモリアドレツシング方式 - Google Patents
メモリアドレツシング方式Info
- Publication number
- JPS62151955A JPS62151955A JP29428985A JP29428985A JPS62151955A JP S62151955 A JPS62151955 A JP S62151955A JP 29428985 A JP29428985 A JP 29428985A JP 29428985 A JP29428985 A JP 29428985A JP S62151955 A JPS62151955 A JP S62151955A
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- JP
- Japan
- Prior art keywords
- memory
- register
- memory bank
- bank
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、複数のメモリバンクより構成された、＋’
％ ｌ）空間を有するマイクロコンビネータにおけル、
メモｌＪのアドレッシング方式に関する。
％ ｌ）空間を有するマイクロコンビネータにおけル、
メモｌＪのアドレッシング方式に関する。
（従来技術）
例えば４ビツト１チツプマイクロコンピユータに２いて
、内蔵するデータメモリの所定の番地に対するデータの
リード／ライト操作等の方法として、命令語で直接にア
ドレスを指定する直接アドレッシングの他に、４ビツト
のレジスタをベア。
、内蔵するデータメモリの所定の番地に対するデータの
リード／ライト操作等の方法として、命令語で直接にア
ドレスを指定する直接アドレッシングの他に、４ビツト
のレジスタをベア。
例えばＨレジスタとＬレジスタのベアとしてＨＬレジス
タの内容８ビツトをアドレスとするレジスタ間接アドレ
ッシングが一般的であり２間接アドレッシングとして使
用する４ビツトのレジスタも複数組（例えばＨＬレジス
タ、ＤＥレジスタ）用意されている場合がある。このよ
うなレジスタ間接アドレッシングにおいて２例えばデー
タメモリ容量が２５６番地の範囲以内であれば４ビツト
のレジスタをベアとした８ビツトの内容によりすべての
番地を間接的にアドレッシングすることが可能であるが
、前記２５６番地範囲を越えるデータメモリ容量を内蔵
しようとすると従来のままでは全データメモリに対して
レジスタ間接アドレッシングができない。これに対処す
る方法として、全データメモリ空間を、従来のレジスタ
間接アドレスが可能なデータメモリ空間全構成要素とす
る複数のデータメモリ空間（以下メモリバンクと呼ぶ）
に分割し、アドレッシングの際に目的とするメモリバン
クを選択して、その選択されたメモリバンク内のデータ
メモリ空間を前記ペアレジスタで間接アドレッシングす
る方法が考えられる。具体的には例えばＯ番地から１０
２３番地のメモリ空間よりなるデータメモｌＪ’ｒ２５
６番地ずつ４つのメモリバンク分割し、前記メモリバン
クを選択するレジスタ、すなわち４メモリバンクの場合
は２ビツト構成のレジスタを設けることにより９選択し
たレジスタバンクに対し前記８ビツトベアレジスタで間
接アドレッシングするように丁れば良い。
タの内容８ビツトをアドレスとするレジスタ間接アドレ
ッシングが一般的であり２間接アドレッシングとして使
用する４ビツトのレジスタも複数組（例えばＨＬレジス
タ、ＤＥレジスタ）用意されている場合がある。このよ
うなレジスタ間接アドレッシングにおいて２例えばデー
タメモリ容量が２５６番地の範囲以内であれば４ビツト
のレジスタをベアとした８ビツトの内容によりすべての
番地を間接的にアドレッシングすることが可能であるが
、前記２５６番地範囲を越えるデータメモリ容量を内蔵
しようとすると従来のままでは全データメモリに対して
レジスタ間接アドレッシングができない。これに対処す
る方法として、全データメモリ空間を、従来のレジスタ
間接アドレスが可能なデータメモリ空間全構成要素とす
る複数のデータメモリ空間（以下メモリバンクと呼ぶ）
に分割し、アドレッシングの際に目的とするメモリバン
クを選択して、その選択されたメモリバンク内のデータ
メモリ空間を前記ペアレジスタで間接アドレッシングす
る方法が考えられる。具体的には例えばＯ番地から１０
２３番地のメモリ空間よりなるデータメモｌＪ’ｒ２５
６番地ずつ４つのメモリバンク分割し、前記メモリバン
クを選択するレジスタ、すなわち４メモリバンクの場合
は２ビツト構成のレジスタを設けることにより９選択し
たレジスタバンクに対し前記８ビツトベアレジスタで間
接アドレッシングするように丁れば良い。
しかしながら異なるメモリバンクに対してデータのリー
ド／ライト操作を行うような場合２例えば前記メモリバ
ンク１の所定番地の内容と前記メモリバンクＯの所定番
地の内容とるレジスタ間接アドレッシングにより交換す
るような場合には。
ド／ライト操作を行うような場合２例えば前記メモリバ
ンク１の所定番地の内容と前記メモリバンクＯの所定番
地の内容とるレジスタ間接アドレッシングにより交換す
るような場合には。
ＨＬレジスタにメモリバンク１内の番地を指定する８ビ
ツトデータを、またＤＢレジスタにメモリバンク０内の
番地を指定する８ビツトデータを設定し、まずメモリハ
ンダセレクトレジスタにメモリバンク１を指定するデー
タを書き込み、メモリバンク１の所定番地の内容とアキ
ュムレータとをＭＬレジスタ間接アドレッシングにより
交換し。
ツトデータを、またＤＢレジスタにメモリバンク０内の
番地を指定する８ビツトデータを設定し、まずメモリハ
ンダセレクトレジスタにメモリバンク１を指定するデー
タを書き込み、メモリバンク１の所定番地の内容とアキ
ュムレータとをＭＬレジスタ間接アドレッシングにより
交換し。
ソノ後メモリハンダセレクトレジスタにメモリバンクθ
全指定するデータを書き込み、アキュムレータとメモリ
バンクθ内の所定番地の内容とｉＤＥレジスタ間接アド
レッシングにより交換し、更に再びメモリバンク１全指
定してアキュムレータと前記メモリバンク１内の所定番
地の内容とを交換することによりメモリバンク１内のデ
ータとメモリバンク０内のデータを交換することができ
る。
全指定するデータを書き込み、アキュムレータとメモリ
バンクθ内の所定番地の内容とｉＤＥレジスタ間接アド
レッシングにより交換し、更に再びメモリバンク１全指
定してアキュムレータと前記メモリバンク１内の所定番
地の内容とを交換することによりメモリバンク１内のデ
ータとメモリバンク０内のデータを交換することができ
る。
前述のような操作を頻繁に行う場合にはプログラムステ
ップ数が増大し、たとえサブルーイン化しても前述のよ
うな操作を広範囲のアドレスに渡り何度も行ったりする
場合にはデータの処理時間の増大につながる。
ップ数が増大し、たとえサブルーイン化しても前述のよ
うな操作を広範囲のアドレスに渡り何度も行ったりする
場合にはデータの処理時間の増大につながる。
（実施例９作用）
本発明の目的は、前述のようにメモリバンクを指定して
アドレッシングする場合に、頻繁にバンク選択を切替え
なくても済むようなメモリアドレッシング方式を提供す
ることにある。
アドレッシングする場合に、頻繁にバンク選択を切替え
なくても済むようなメモリアドレッシング方式を提供す
ることにある。
以下、実施例を図面を用いて説明する。
第１図において、１は１０２４Ｘ４ビツトの容量を有す
るデータメモリで、２５６Ｘ４ビット全単位とする４つ
のメモリバンク（メモリバンクθ〜メモリパンク３）よ
り構成されている。
るデータメモリで、２５６Ｘ４ビット全単位とする４つ
のメモリバンク（メモリバンクθ〜メモリパンク３）よ
り構成されている。
第２図に２いて、２〜５はそれぞれ４ビツト構成のレジ
スタでそれぞれＨレジスタ、Ｌレジスタ。
スタでそれぞれＨレジスタ、Ｌレジスタ。
Ｄレジスタ、Ｅレジスタと呼ぶことにする。前記Ｈレジ
スタとＬレジスタ全ベアにしたＨＬレジスタの内容８ビ
ツトは、前記メモリ１のアドレスを間接アドレッシング
するために８ビツトの転送線７に出力される。同様にＤ
レジスタとＥレジスタはベアとなってＤＥレジスタの内
容が８ビツトの転送線８に出力される。６は、ＨＬレジ
スタを指定したレジスタ間接アドレッシング命令を実行
するときにアクティブとなる制御信号ＨＬが制御線１於
通して入力されたときに、前記転送線７を介し転送され
るＨＬレジスタの内容８ビツト金メモリアドレス線の下
位８ビツトＭＡ７〜ＭＡＱに出力し、ＤＢレジスタを指
定したレジスタ間接アドレッシング命令を実行するとき
にアクティブとなる制御信号ＤＢが制御線１４全通して
入力され。
スタとＬレジスタ全ベアにしたＨＬレジスタの内容８ビ
ツトは、前記メモリ１のアドレスを間接アドレッシング
するために８ビツトの転送線７に出力される。同様にＤ
レジスタとＥレジスタはベアとなってＤＥレジスタの内
容が８ビツトの転送線８に出力される。６は、ＨＬレジ
スタを指定したレジスタ間接アドレッシング命令を実行
するときにアクティブとなる制御信号ＨＬが制御線１於
通して入力されたときに、前記転送線７を介し転送され
るＨＬレジスタの内容８ビツト金メモリアドレス線の下
位８ビツトＭＡ７〜ＭＡＱに出力し、ＤＢレジスタを指
定したレジスタ間接アドレッシング命令を実行するとき
にアクティブとなる制御信号ＤＢが制御線１４全通して
入力され。
前記転送線８ｔ−介して転送されるＤＥレジスタの内容
８ビツトを前記メモリアドレス線ＭＡ７〜ＭＡＯに出力
する選択切換回路である。
８ビツトを前記メモリアドレス線ＭＡ７〜ＭＡＯに出力
する選択切換回路である。
９は、第１図のメモリパンクθ〜メモリバンク１のいず
れか１つを選択するためのメモリハンダセレクトレジス
タで２本実施例では４メモリバンクを指定するために２
ビツト構成とする。１２は。
れか１つを選択するためのメモリハンダセレクトレジス
タで２本実施例では４メモリバンクを指定するために２
ビツト構成とする。１２は。
前記制御信号ＨＬが制御線１３全通して入力されたとき
に２ビツトの転送線１０’）介して転送される前記メモ
リハンダセレクトレジスタ９の内容を６一 −メモリアドレス線の上位２ピツ）ＭＡ９〜ＭＡｇに出
力し、前記制御信号ＤＥが制御線１４全通して入力され
たときに０”レベルに接続されている転送線１１の２ビ
ツトを前記メモリアドレス線ＭＡ９〜ＭＡ３に出力する
選択切換回路である。
に２ビツトの転送線１０’）介して転送される前記メモ
リハンダセレクトレジスタ９の内容を６一 −メモリアドレス線の上位２ピツ）ＭＡ９〜ＭＡｇに出
力し、前記制御信号ＤＥが制御線１４全通して入力され
たときに０”レベルに接続されている転送線１１の２ビ
ツトを前記メモリアドレス線ＭＡ９〜ＭＡ３に出力する
選択切換回路である。
従って、ＨＬレジスタ間接アドレッシングによるメモリ
操作命令を実行する場合には、第３図に示すように、メ
モリアドレス全指定する１０ビツトのメモリアドレスバ
スＭＡ９〜ＭＡＯの下位８ビツトＭＡ７〜ＭＡ４にＨレ
ジスタの内容が出力され、ＭＡ３〜ＭＡＯにＬレジスタ
の内容が出力される。また上位２ビツトＭＡ９〜ＭＡ３
にはメモリハンダセレクトレジスタ２の内容が出力され
る。従って前記メモリバンクＯから３のうちメモリハン
ダセレクトレジスタ２で指定したメモリバンクの任意の
番地をＨＬレジスタの内容で指定することができる。
操作命令を実行する場合には、第３図に示すように、メ
モリアドレス全指定する１０ビツトのメモリアドレスバ
スＭＡ９〜ＭＡＯの下位８ビツトＭＡ７〜ＭＡ４にＨレ
ジスタの内容が出力され、ＭＡ３〜ＭＡＯにＬレジスタ
の内容が出力される。また上位２ビツトＭＡ９〜ＭＡ３
にはメモリハンダセレクトレジスタ２の内容が出力され
る。従って前記メモリバンクＯから３のうちメモリハン
ダセレクトレジスタ２で指定したメモリバンクの任意の
番地をＨＬレジスタの内容で指定することができる。
１’Ｊ、Ｈレジスタ、Ｌレジスタは前述のデータメモリ
に対するポインタとして使用する他に、マイクロコンピ
ュータにおける処理データを一時的に格納する汎用レジ
スタとして使用することができる。
に対するポインタとして使用する他に、マイクロコンピ
ュータにおける処理データを一時的に格納する汎用レジ
スタとして使用することができる。
一方、マイクロコンピュータがＤＥレジスタ間接アドレ
ッシングによるメモリ操作命令を実行する場合、ＨＬレ
ジスタ間接アドレッシングの場合と同様にメモリアドレ
スバスＭＡ７〜ＭＡ４ＫＤレジスタの内容が出力され、
ＭＡ３〜ＭＡＯにＥレジスタの内容が出力される。
ッシングによるメモリ操作命令を実行する場合、ＨＬレ
ジスタ間接アドレッシングの場合と同様にメモリアドレ
スバスＭＡ７〜ＭＡ４ＫＤレジスタの内容が出力され、
ＭＡ３〜ＭＡＯにＥレジスタの内容が出力される。
また、ＤＥレジスタ間接アドレッシングの場合ニハ、前
記メモリハンダセレクトレジスタ２の影響は受けず、メ
モリアドレスバスの上位２ビツトＭＡ９ 、ＭＡ８は常
に′０”が出力される。すなわち第４図に示すようにな
る。従ってＤＥレジスタ間接アドレッシングによる操作
は常にメモリバンク０に固定される。
記メモリハンダセレクトレジスタ２の影響は受けず、メ
モリアドレスバスの上位２ビツトＭＡ９ 、ＭＡ８は常
に′０”が出力される。すなわち第４図に示すようにな
る。従ってＤＥレジスタ間接アドレッシングによる操作
は常にメモリバンク０に固定される。
従って、メモリハンダセレクトレジスタ２でメモリバン
ク１〜３を指定してデータ処理を実行している場合にも
、ＤＢレジスタ間接アドレッシングを行なうことにより
バンクＯを作業用エリアなどとしてメモリハンダセレク
トレジスタ２の内容を変更することなしにメモリバンク
Ｏの間接７ドレツシング操作が可能となる。
ク１〜３を指定してデータ処理を実行している場合にも
、ＤＢレジスタ間接アドレッシングを行なうことにより
バンクＯを作業用エリアなどとしてメモリハンダセレク
トレジスタ２の内容を変更することなしにメモリバンク
Ｏの間接７ドレツシング操作が可能となる。
また、メモリバンクＯと他のメモリバンクとの間である
程度まとまった量のデータの転送や比較などを行う場合
などにもメモリバンクの切換え操作を行わなくて済む。
程度まとまった量のデータの転送や比較などを行う場合
などにもメモリバンクの切換え操作を行わなくて済む。
尚、前記ＤＥレジスタで間接アドレッシングするメモリ
バンクをメモリバンクＯ以外にしても良い。
バンクをメモリバンクＯ以外にしても良い。
（発明の効果）
以上説明したように２本実施例によれば、マイクロコン
ビエータに２いてデータメモリのアドレス空間がレジス
タ間接アドレッシングで使用するレジスタで指定できる
アドレス空間よりも大キく。
ビエータに２いてデータメモリのアドレス空間がレジス
タ間接アドレッシングで使用するレジスタで指定できる
アドレス空間よりも大キく。
データメモリ全体を複数のメモリバンクに分割されたメ
モリの場合に、指定したメモリバンクに対し間接アドレ
ス指定する第１の間接アドレス指定手段と特定のメモリ
バンクに対し間接アドレス指定する第２の間接アドレス
指定手段を有する為、前記２種類のアドレッシングヲ朗
い分けることにより頻繁にメモリバンク指定を変更しな
くても済むため、プログラムのステップ数あるいはデー
タ処理時間の減少に効果がある。
モリの場合に、指定したメモリバンクに対し間接アドレ
ス指定する第１の間接アドレス指定手段と特定のメモリ
バンクに対し間接アドレス指定する第２の間接アドレス
指定手段を有する為、前記２種類のアドレッシングヲ朗
い分けることにより頻繁にメモリバンク指定を変更しな
くても済むため、プログラムのステップ数あるいはデー
タ処理時間の減少に効果がある。
第１図はメモリ構成を示す図で、第２図は本実施例によ
る制御を説明するための図、また第３図及び第４図は本
実施例によるメモリのアドレッシングを説明するための
図である。 １・−・・・・データメモリ、２〜５・・・・・・４ビ
ツトレジスタ、６，１２・・・・−・選択切換回路、７
，８，１０゜１１・・・・・・データ転送線、９・−・
・・・メモリハンダセレクトレジスタ、１３．１４・−
・・・・制御信号線。
る制御を説明するための図、また第３図及び第４図は本
実施例によるメモリのアドレッシングを説明するための
図である。 １・−・・・・データメモリ、２〜５・・・・・・４ビ
ツトレジスタ、６，１２・・・・−・選択切換回路、７
，８，１０゜１１・・・・・・データ転送線、９・−・
・・・メモリハンダセレクトレジスタ、１３．１４・−
・・・・制御信号線。
Claims (1)
- メモリ空間を複数のメモリバンクに分割し、前記メモリ
バンクのうちの１つを指定するメモリハンダセレクトレ
ジスタと、前記メモリバンク内のメモリアドレスを間接
的に指定するアドレス指定手段を有するマイクロコンピ
ュータにおいて、前記メモリハンダセレクトレジスタで
指定したメモリバンクに対して間接アドレス指定する第
１の間接アドレス指定手段と、前記メモリハンダセレク
トレジスタの内容の影響を受けず特定のメモリバンクに
対して間接アドレス指定する第２の間接アドレス指定手
段とを有することを特徴とするメモリアドレッシング方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29428985A JPS62151955A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレツシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29428985A JPS62151955A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレツシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151955A true JPS62151955A (ja) | 1987-07-06 |
Family
ID=17805770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29428985A Pending JPS62151955A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレツシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352372B2 (en) | 2004-10-22 | 2008-04-01 | Seiko Epson Corporation | Indirect addressing mode for display controller |
| US8184110B2 (en) | 2007-11-05 | 2012-05-22 | Seiko Epson Corporation | Method and apparatus for indirect interface with enhanced programmable direct port |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153459A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Bank memory control system |
-
1985
- 1985-12-25 JP JP29428985A patent/JPS62151955A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153459A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Bank memory control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352372B2 (en) | 2004-10-22 | 2008-04-01 | Seiko Epson Corporation | Indirect addressing mode for display controller |
| US8184110B2 (en) | 2007-11-05 | 2012-05-22 | Seiko Epson Corporation | Method and apparatus for indirect interface with enhanced programmable direct port |
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