JPS60215260A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPS60215260A JPS60215260A JP7325584A JP7325584A JPS60215260A JP S60215260 A JPS60215260 A JP S60215260A JP 7325584 A JP7325584 A JP 7325584A JP 7325584 A JP7325584 A JP 7325584A JP S60215260 A JPS60215260 A JP S60215260A
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- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- area
- memory
- address space
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はコンピュータの中央処理装置（以下、ＣＰＵ
という）に関するもので、特に、２つ以上の領域に分け
られたアドレス空間をアクセスするｃｐｕに関する。
という）に関するもので、特に、２つ以上の領域に分け
られたアドレス空間をアクセスするｃｐｕに関する。
［従来技＃１１
コンピュータのＣＰＵがプログラムを実行するに際して
、まず、■リセット直後にリードオンリメモリ（以下、
ＲＯＭという）上のプログラムを実行し、それによって
磁気ディスクなどの補助記憶装置から動作の中心となる
プログラムをリートライトメｉりないしはランダムアク
セスメモリ（以下、ＲＡＭという）へとロードしておき
、■それ以後は、前記ＲＡＭ上のプログラムを実行する
、という動作がしばしば行なわれる。
、まず、■リセット直後にリードオンリメモリ（以下、
ＲＯＭという）上のプログラムを実行し、それによって
磁気ディスクなどの補助記憶装置から動作の中心となる
プログラムをリートライトメｉりないしはランダムアク
セスメモリ（以下、ＲＡＭという）へとロードしておき
、■それ以後は、前記ＲＡＭ上のプログラムを実行する
、という動作がしばしば行なわれる。
従来のＣＰＵを用いたこのようなコンピュータシステム
の概念的システム図を第１図に示す。第１図において、
ＣＰｕ１は３２ビツトのワード幅でメモリをアクセスで
きるようになっている。このシステムはＲＯＭ２とＲＡ
Ｍ３を有しており、これらは共に３２ビツトのワード幅
を持っている。
の概念的システム図を第１図に示す。第１図において、
ＣＰｕ１は３２ビツトのワード幅でメモリをアクセスで
きるようになっている。このシステムはＲＯＭ２とＲＡ
Ｍ３を有しており、これらは共に３２ビツトのワード幅
を持っている。
このうち、ＲＯＭ２はリセットの直後にアクセスされる
メモリである。また、このシステムは補助記憶装置とし
て磁気ディスク装＠４を備えており、ＲＯＭ２．ＲＡＭ
３および磁気ディスク装置４は内部バス５によって互い
に接続されている。
メモリである。また、このシステムは補助記憶装置とし
て磁気ディスク装＠４を備えており、ＲＯＭ２．ＲＡＭ
３および磁気ディスク装置４は内部バス５によって互い
に接続されている。
第１図に示したシステムでは、ＣＰＵ１はリセット直後
にＲＯＭ２の上のプログラムを実行して、磁気ディスク
装置４から、中心となるプログラムをＲＡＭ３へとロー
ドする。そして、このロードを行なった後には、ＲＡＭ
３の上にロードされたプログラムを実行する。
にＲＯＭ２の上のプログラムを実行して、磁気ディスク
装置４から、中心となるプログラムをＲＡＭ３へとロー
ドする。そして、このロードを行なった後には、ＲＡＭ
３の上にロードされたプログラムを実行する。
ところで、′ＲＯＭ２がアクセスされるのはリセット直
後のみであるにもかかわらず、このＲＯＭ２もまた３２
ビツトのワード幅を必要としている。
後のみであるにもかかわらず、このＲＯＭ２もまた３２
ビツトのワード幅を必要としている。
ところが、市販のＲＯＭ素子は８ビツトのワード幅のも
のが多いため、このシステムでは、ＲＯＭ２として４個
の素子を必要とする欠点がある。また、システムによっ
てはＲＯＭ以外のアドレス空間をアクセスする場合にお
いても同様の問題が生ずることがある。
のが多いため、このシステムでは、ＲＯＭ２として４個
の素子を必要とする欠点がある。また、システムによっ
てはＲＯＭ以外のアドレス空間をアクセスする場合にお
いても同様の問題が生ずることがある。
［発明の概要］
この発明はこのような従来のＣＰＵの欠点を除去するた
めになされたもので、アドレス空間を構成するにあたっ
て必要とされるメモリの数などを減少させることを目的
としている。
めになされたもので、アドレス空間を構成するにあたっ
て必要とされるメモリの数などを減少させることを目的
としている。
この発明は、要約すれば、２つ以上の領域に分けられた
アドレス空間をアクセスできる動作状態を有している中
央処理装置であって、この動作状態では前記アドレス空
間をアクセスする際のデータ幅が前記領域によって異な
ったものとなっている中央処理＠獣となっている。
アドレス空間をアクセスできる動作状態を有している中
央処理装置であって、この動作状態では前記アドレス空
間をアクセスする際のデータ幅が前記領域によって異な
ったものとなっている中央処理＠獣となっている。
［発明の実施例］
この発明の１つの実施例であるＣＰＵを用いたコンピュ
ータシステムの概念的システム図を第２図に示す。この
システムでは、新たな構成を有するＣＰＵ１０が内部バ
ス５０によって、ＲＯＭ２０、ＲＡＭ３および磁気ディ
スク装［４へと接続されている。ＲＡＭ３および磁気デ
ィスク＠ｌ１４は第１図に示したものと同様に３２ビツ
トのワード幅を持っているが、ＲＯＭ２０のワード幅は
８ビツトであって、内部バス５０の下位８ビツトのみに
接続されている。ｃｐｕｉｏの命令長とデータ長とは８
ビット単位で可変となっており、メモリのアドレスは８
ビット単位で割りつけられている。
ータシステムの概念的システム図を第２図に示す。この
システムでは、新たな構成を有するＣＰＵ１０が内部バ
ス５０によって、ＲＯＭ２０、ＲＡＭ３および磁気ディ
スク装［４へと接続されている。ＲＡＭ３および磁気デ
ィスク＠ｌ１４は第１図に示したものと同様に３２ビツ
トのワード幅を持っているが、ＲＯＭ２０のワード幅は
８ビツトであって、内部バス５０の下位８ビツトのみに
接続されている。ｃｐｕｉｏの命令長とデータ長とは８
ビット単位で可変となっており、メモリのアドレスは８
ビット単位で割りつけられている。
このｃｐｕｉｏは状１１Ａと状１１Ｂとの、２つの動作
状態を有しており、リセット直後には状１１Ａにあるも
のとする。ＣＰＵ１０は、状ＩＡにおいては、メモリの
アドレス空間のうちの一部分を形成する領域を８ビツト
のデータ幅でアクセスするように構成されており、これ
に対応して、ＲＯＭ２０は８ビツトでアクセスされるよ
うにこのアドレス領域に割りつけられている。ＲＡＭ３
は前記アドレス空間のうちの他の領域に割りつけられて
おり、状態へにおけるＲＡＭ３へのアクセスは３２ビツ
トのデータ幅で行なわれる。また、状１Ｂにおけるアク
セスはすべて３２ビツトのデータ幅で行なわれ、状ｍＡ
から状１１１Ｂへの遷移は遷移命令を実行することによ
って行なわれる。
状態を有しており、リセット直後には状１１Ａにあるも
のとする。ＣＰＵ１０は、状ＩＡにおいては、メモリの
アドレス空間のうちの一部分を形成する領域を８ビツト
のデータ幅でアクセスするように構成されており、これ
に対応して、ＲＯＭ２０は８ビツトでアクセスされるよ
うにこのアドレス領域に割りつけられている。ＲＡＭ３
は前記アドレス空間のうちの他の領域に割りつけられて
おり、状態へにおけるＲＡＭ３へのアクセスは３２ビツ
トのデータ幅で行なわれる。また、状１Ｂにおけるアク
セスはすべて３２ビツトのデータ幅で行なわれ、状ｍＡ
から状１１１Ｂへの遷移は遷移命令を実行することによ
って行なわれる。
３２ビツトのデータ幅でメモリをアクセスするときの、
アドレスの割りつけ方法を１３図に示しており、これか
られかるように、アドレスは８ビット単位で割りつけで
ある。ＣＰＬＪｌｏがメモリをアクセスするときには、
３２ビツト全ワード、あるいは８，１６もしくは２４ビ
ット単位でアクセスし、このとき、データは３２ビツト
の内部バ〜 ス５０のうちの対応するビットを通して転送される。一
方、８ピツトのワード幅でアクセスするときのアドレス
の割りつけ方法を第４図に示す。この場合は、アドレス
はワード単位で割りつけられており、ｃｐｕｉｏは常に
内部バス５０の下位８ピツトのみを通してメモリをアク
セスする。このため、１６ビツト以上のデータが必要な
ときには、第５ＷＪに示すように、メモリを何回かに分
けてアクセスし、得られたワードをｃｐｕｉｏの内部で
合成することによって所望のデータを得る。
アドレスの割りつけ方法を１３図に示しており、これか
られかるように、アドレスは８ビット単位で割りつけで
ある。ＣＰＬＪｌｏがメモリをアクセスするときには、
３２ビツト全ワード、あるいは８，１６もしくは２４ビ
ット単位でアクセスし、このとき、データは３２ビツト
の内部バ〜 ス５０のうちの対応するビットを通して転送される。一
方、８ピツトのワード幅でアクセスするときのアドレス
の割りつけ方法を第４図に示す。この場合は、アドレス
はワード単位で割りつけられており、ｃｐｕｉｏは常に
内部バス５０の下位８ピツトのみを通してメモリをアク
セスする。このため、１６ビツト以上のデータが必要な
ときには、第５ＷＪに示すように、メモリを何回かに分
けてアクセスし、得られたワードをｃｐｕｉｏの内部で
合成することによって所望のデータを得る。
次にｊ１！２図に示したシステムの動作を説明しよう。
まず、ｃｐｕｉｏはリセット直後に状態へにある。状１
１Ａとなっている期間の間に、ＣＰＬＪｌｏはＲＯＭ２
０を８ピツトのデータ幅でアクセスする。それによって
、ＣＰＵ１０はＲＯＭ２０の上のプログラムを実行して
、磁気ディスク装置４から、動作の中心となるプログラ
ムをＲＡＭ３へと転送する。その後、ｃｐｕｉｏはＲＡ
Ｍ３のエリアに分岐する。この後に、ｃｐｕｉｏが状態
遷移命令を実行し、状態Ｂへと遷移する。これによって
、このＣＰＬｌｌｏはメモリのすべてのアドレス空間を
３２ビツトのワード幅でアクセスできることになる。
１Ａとなっている期間の間に、ＣＰＬＪｌｏはＲＯＭ２
０を８ピツトのデータ幅でアクセスする。それによって
、ＣＰＵ１０はＲＯＭ２０の上のプログラムを実行して
、磁気ディスク装置４から、動作の中心となるプログラ
ムをＲＡＭ３へと転送する。その後、ｃｐｕｉｏはＲＡ
Ｍ３のエリアに分岐する。この後に、ｃｐｕｉｏが状態
遷移命令を実行し、状態Ｂへと遷移する。これによって
、このＣＰＬｌｌｏはメモリのすべてのアドレス空間を
３２ビツトのワード幅でアクセスできることになる。
ところで、通常は、ＲＯＭ２０が割当てられているアド
レス空間にも、３２ビツトのデータ幅を持つＲＡＭ３を
割りつけておき、状１１Ａと状態Ｂとを区別する信号を
用いることによって、状１１ＡのときにはＲＯＭ２０を
、状態ＢのときにはＲＡＭ３を選択するようになる。こ
の場合、状１１Ｂでは、すべてのメモリをＲＡＭとして
使用する。しかしながら、メモリのアドレス空間が大き
いときには、このように状態を分けることなく、ｐｏＭ
２０は８ピツトのデータ幅でアクセスするアドレス空間
に、ＲＡＭａは３２ビツトのデータ幅でアクセスするア
ドレス空間に、それぞれ固定しておき、中心となるプロ
グラムはＲＡＭ３のエリアのみで実行されるようにする
こともできる。
レス空間にも、３２ビツトのデータ幅を持つＲＡＭ３を
割りつけておき、状１１Ａと状態Ｂとを区別する信号を
用いることによって、状１１ＡのときにはＲＯＭ２０を
、状態ＢのときにはＲＡＭ３を選択するようになる。こ
の場合、状１１Ｂでは、すべてのメモリをＲＡＭとして
使用する。しかしながら、メモリのアドレス空間が大き
いときには、このように状態を分けることなく、ｐｏＭ
２０は８ピツトのデータ幅でアクセスするアドレス空間
に、ＲＡＭａは３２ビツトのデータ幅でアクセスするア
ドレス空間に、それぞれ固定しておき、中心となるプロ
グラムはＲＡＭ３のエリアのみで実行されるようにする
こともできる。
また、状ＩＡから状ＩＩＳへの遷移を、ＣＰＵ１０が状
態遷移命令を実行し、さらに次の命令を実行したときに
行なうようにすれば、ＲＡＭ３のエリアの分岐の直前に
状態遷移命令を実行し、次の分岐命令を実行した時点で
状態が遷移プるようにできるため、状態遷移命令をＲＯ
Ｍ２０のエリアに配置することが可能となる。
態遷移命令を実行し、さらに次の命令を実行したときに
行なうようにすれば、ＲＡＭ３のエリアの分岐の直前に
状態遷移命令を実行し、次の分岐命令を実行した時点で
状態が遷移プるようにできるため、状態遷移命令をＲＯ
Ｍ２０のエリアに配置することが可能となる。
上述した実施例では、状態Ａ、Ｂの２つの状態を考えた
が、状態の数はこれに限るものでは、ない。
が、状態の数はこれに限るものでは、ない。
は種々のメモリ、磁気ディスクや磁気テープなどの補助
記憶装置の制御部のほか、他の入出力装置であってもよ
い。
記憶装置の制御部のほか、他の入出力装置であってもよ
い。
［発明の効果］
以上説明したように、この発明によれば２つ以上の領域
に分けられたアドレス空間のアクセスを行なうことので
きる動作状態を有する中央処１１＠置において、各領域
のアクセスを行なう際のワード幅を異なったものとした
ため、ワード幅の大きなコンピュータでも、アドレス空
間の特定の領域たとえばリセット直後にアクセスされる
ＲＯＭのアドレス領域をＣＰＵがアクセスする際のワー
ド幅を小さくすることができるので、中央処理装置がア
クセスする対象たとえばＲＯＭなどのメモリの素子の数
を小さくすることができ、そのプログラムに要する時間
も短縮できる効果がある。
に分けられたアドレス空間のアクセスを行なうことので
きる動作状態を有する中央処１１＠置において、各領域
のアクセスを行なう際のワード幅を異なったものとした
ため、ワード幅の大きなコンピュータでも、アドレス空
間の特定の領域たとえばリセット直後にアクセスされる
ＲＯＭのアドレス領域をＣＰＵがアクセスする際のワー
ド幅を小さくすることができるので、中央処理装置がア
クセスする対象たとえばＲＯＭなどのメモリの素子の数
を小さくすることができ、そのプログラムに要する時間
も短縮できる効果がある。
第１図は従来の中央処’Ｉ！＠買を用いたコンピュータ
システムの概念的システム図である。第２図はこの発明
の実施例である中央処理装置を用いたコンピュータシス
テムの概念的システム図である。 第３図はこの発明の実施例である中央処理装置が３２ビ
ツトのデータ幅でメモリをアクセスするときのアドレス
の割りつけ方法を示す図である。第４図はこの発明の実
施例である中央処理＠置が８ビツトのデータ幅でメモリ
をアクセスするときのアドレスの割りつけ方法を示す図
、である。第５図は１６ビツト以上のデータが必要な場
合の、この発明の実施例である中央処理装置の動作を説
明するための図である。 図において、１および１０は中央処理装置、２および２
０はＲＯＭ、３はＲＡＭ、４は磁気ディスクｌｉｌ、５
および５０は内部パスをそれぞれ示す。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 ８３図 篤４図 第５図 手続補正書（自発） １．事件の表示 特願昭 ５９−７３２５５号３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ５、補正の対象 明細書の特許請求の範囲の−および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲の欄を別紙のとおり補
正する。 （２） 明細書第９頁第２行の［選択するようになる］
を［選択するようにする」に訂正する。 以上 ２、特許請求の範囲 （１） 少なくとも第１の動作状態を有し、前記第１の
動作状態では少なくとも２つの領域に分けられた所定の
アドレス空間へのアクセスを行なう中央処理装置であっ
て、 前記Ｗ１１の動作状態では前記所定のアドレス空間をア
クセスする際のデータ幅が、前記領域のうちのいずれを
アクセスするかによって興なりたものとなっている中央
処理装置。 （２） 前記具なったデータ幅は、異なったワード幅と
して構成される、特許請求の範囲記載の中央処理装置。 （３） 前記中央処理装置は前記第１の動作状態のほか
に第２の動作状態を有し、前記中央処理装置がリセット
された直後には前記中央処１ｌ験置は前記第１の動作状
態にあって前記領域ごとに異なったデー夕幅で前記アド
レス空間をアクセスし、その後、前記第２の動作状態へ
と遷移する、特・許請求の範囲第１項または第２項記載
の中央処理装（４） 前記アドレス空間はメモリのアド
レス空間であり、前記メモリはリードオンリメモリとリ
ードライ１−メモリとによって構成され、前記領域は第
１の領域と第２の領域とによって構成され、前記第１の
領域は前記リードオンリメモリのアドレス領域であって
８ピット幅によってアクセスされ、前記第２の領域は前
記リードライトメモリのアドレス領域であって、１６．
３２および６４ピツトのうちの１つのピット幅によって
アクセスされる、特許請求の範囲第１項ないし第３項の
いずれかに記載の中央処理装置。 （５》 前記中央処ｍ＠Ｗｌｆｆｉ単一の半導体素子と
して構成される、特許請求の範囲第４項記載の中央処理
装置。 （６） 前記アドレス空間は入出力装置のアドレス空間
でめる、特許請求の範囲第１項ないし第３項の゜いずれ
か（記載の中央処理装置。 （７） 前記中央処理装置Ｌ単一の半導体素子として構
成される、特許請求の蛯囲第６項記載の中央処理装置。
システムの概念的システム図である。第２図はこの発明
の実施例である中央処理装置を用いたコンピュータシス
テムの概念的システム図である。 第３図はこの発明の実施例である中央処理装置が３２ビ
ツトのデータ幅でメモリをアクセスするときのアドレス
の割りつけ方法を示す図である。第４図はこの発明の実
施例である中央処理＠置が８ビツトのデータ幅でメモリ
をアクセスするときのアドレスの割りつけ方法を示す図
、である。第５図は１６ビツト以上のデータが必要な場
合の、この発明の実施例である中央処理装置の動作を説
明するための図である。 図において、１および１０は中央処理装置、２および２
０はＲＯＭ、３はＲＡＭ、４は磁気ディスクｌｉｌ、５
および５０は内部パスをそれぞれ示す。 なお、図中、同一符号は同一、または相当部分を示す。 代理人 大 岩 増 雄 ８３図 篤４図 第５図 手続補正書（自発） １．事件の表示 特願昭 ５９−７３２５５号３、補正
をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ５、補正の対象 明細書の特許請求の範囲の−および発明の詳細な説明の
欄 ６、補正の内容 （１） 明細書の特許請求の範囲の欄を別紙のとおり補
正する。 （２） 明細書第９頁第２行の［選択するようになる］
を［選択するようにする」に訂正する。 以上 ２、特許請求の範囲 （１） 少なくとも第１の動作状態を有し、前記第１の
動作状態では少なくとも２つの領域に分けられた所定の
アドレス空間へのアクセスを行なう中央処理装置であっ
て、 前記Ｗ１１の動作状態では前記所定のアドレス空間をア
クセスする際のデータ幅が、前記領域のうちのいずれを
アクセスするかによって興なりたものとなっている中央
処理装置。 （２） 前記具なったデータ幅は、異なったワード幅と
して構成される、特許請求の範囲記載の中央処理装置。 （３） 前記中央処理装置は前記第１の動作状態のほか
に第２の動作状態を有し、前記中央処理装置がリセット
された直後には前記中央処１ｌ験置は前記第１の動作状
態にあって前記領域ごとに異なったデー夕幅で前記アド
レス空間をアクセスし、その後、前記第２の動作状態へ
と遷移する、特・許請求の範囲第１項または第２項記載
の中央処理装（４） 前記アドレス空間はメモリのアド
レス空間であり、前記メモリはリードオンリメモリとリ
ードライ１−メモリとによって構成され、前記領域は第
１の領域と第２の領域とによって構成され、前記第１の
領域は前記リードオンリメモリのアドレス領域であって
８ピット幅によってアクセスされ、前記第２の領域は前
記リードライトメモリのアドレス領域であって、１６．
３２および６４ピツトのうちの１つのピット幅によって
アクセスされる、特許請求の範囲第１項ないし第３項の
いずれかに記載の中央処理装置。 （５》 前記中央処ｍ＠Ｗｌｆｆｉ単一の半導体素子と
して構成される、特許請求の範囲第４項記載の中央処理
装置。 （６） 前記アドレス空間は入出力装置のアドレス空間
でめる、特許請求の範囲第１項ないし第３項の゜いずれ
か（記載の中央処理装置。 （７） 前記中央処理装置Ｌ単一の半導体素子として構
成される、特許請求の蛯囲第６項記載の中央処理装置。
Claims (7)
- （１） 少なくとも第１の動作状態を有し、前記第１の
動作状態では少なくとも２つの領域に分けられた所定の
アドレス空間へのアクセスを行なう中央処理装置であっ
て、 前記第１の動作状態では前記所定の７ドレス空閲をアク
セスする際のデータ幅が、前記領域のうちのいずれをア
クセスするかによって異なったものとなっている中央処
理装置。 - （２） 前記具なったデータ幅は、異なったワード幅と
して構成される、特許請求の範囲第１項記載の中央処３
！装置。 - （３） 前記中央処理装置は前記第１の動作状態のほか
に第２の動作状態を有し、前記中央処理＠獄がリセット
された直後には前記中央処理装置は前記第１の動作状態
にあって前記領域ごとに異なったデータ幅で前記アドレ
ス空間をアクセスし、その後、前記第２の動作状態へと
遷移する、特許請求の範囲第１項または第２項記載の中
央処理装置。 - （４） 前記アドレス空間はメモリのアドレス空間であ
り、前記メモリはリードオンリメモリとリードライトメ
モリとによって構成され、前記領域は第１の領域と第２
の領域とによって構成され、前記第１の領域は前記リー
ドオンリメモリのアドレス領域であって８ピット幅によ
ってアクセスされ、前記第２の領域は前記リードライト
メモリのアドレス領域であって、１６．３２および６４
ピツトのうちの１つのビット幅によってアクセスされる
、特許請求の範囲第１項ないし第３項のいずれかに記載
の中央処理装置。 - （５） 前記中央処理装置は前記メモリの少なくとも一
部分とともに単一の半専体素子として構成され°る、特
許請求の範囲第４項記載の中央処理装置。 - （６） 前記アドレス空間は入出力装置のアドレス空間
である、特許請求の範囲第１項ないし第３項のいずれか
に記載の中央処理装置。 - （７） 前記中央処理装置は前記入出力装置の制御部の
少なくとも一部分とともに単一の半導体素子として構成
される、特許請求の範囲第６項記載の中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325584A JPS60215260A (ja) | 1984-04-10 | 1984-04-10 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325584A JPS60215260A (ja) | 1984-04-10 | 1984-04-10 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215260A true JPS60215260A (ja) | 1985-10-28 |
Family
ID=13512883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7325584A Pending JPS60215260A (ja) | 1984-04-10 | 1984-04-10 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156234A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | マイクロプロセツサの動作方式 |
| JPH01282637A (ja) * | 1988-05-10 | 1989-11-14 | Hitachi Constr Mach Co Ltd | プログラムロード方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556220A (en) * | 1978-10-23 | 1980-04-24 | Mitsubishi Electric Corp | Data input system |
-
1984
- 1984-04-10 JP JP7325584A patent/JPS60215260A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556220A (en) * | 1978-10-23 | 1980-04-24 | Mitsubishi Electric Corp | Data input system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156234A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | マイクロプロセツサの動作方式 |
| JPH01282637A (ja) * | 1988-05-10 | 1989-11-14 | Hitachi Constr Mach Co Ltd | プログラムロード方式 |
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