JPS608557B2 - プログラマブル・リードオンリー・メモリを有する計算機 - Google Patents
プログラマブル・リードオンリー・メモリを有する計算機Info
- Publication number
- JPS608557B2 JPS608557B2 JP54168026A JP16802679A JPS608557B2 JP S608557 B2 JPS608557 B2 JP S608557B2 JP 54168026 A JP54168026 A JP 54168026A JP 16802679 A JP16802679 A JP 16802679A JP S608557 B2 JPS608557 B2 JP S608557B2
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- JP
- Japan
- Prior art keywords
- unit
- program
- memory
- main memory
- programmable read
- Prior art date
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- Read Only Memory (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は、主記憶空間にプログラマブル・リードオンリ
ー・メモリを有する計算器の改良に関するものである。
ー・メモリを有する計算器の改良に関するものである。
計算機の主記憶空間にはプログラムやデータが格納され
るが、基本的なプログラムやサブルーチン・パッケージ
などはプログラマフル・リードオンリー・メモリ（ＰＲ
ＯＭ）に格納され、フオームウェア化することが行なわ
れる。この場合、従来は、ＰＲＯＭへのプログラムの書
込みはＰＲＯＭを計算機に実装する前に専用の書込み装
置によって行ない、書込み済みのＰＲＯＭをユニット用
プリント板に実装するようにしている。
るが、基本的なプログラムやサブルーチン・パッケージ
などはプログラマフル・リードオンリー・メモリ（ＰＲ
ＯＭ）に格納され、フオームウェア化することが行なわ
れる。この場合、従来は、ＰＲＯＭへのプログラムの書
込みはＰＲＯＭを計算機に実装する前に専用の書込み装
置によって行ない、書込み済みのＰＲＯＭをユニット用
プリント板に実装するようにしている。
ＰＲＯＭ‘ま１チップ当りの並列ビット数が少ないので
、多数のビットからなるプログラム・ワードを記憶する
ために複数のＰＲＯＭチップを並列に接続して使用する
ことが行なわれる。このため、ＰＲＯＭの書込みは、プ
ログラム・ワードをＰＲＯＭチップの並列ビットに対応
したデータ・パターンごとに分けて行なわなければなら
ないので工数が多くなり、また、ＰＲＯＭのプリント板
への実装はデータ・パターンの配列順序を間違わないよ
うによく注意して行なわなければならない。データ１パ
ターンの配列順序を間違わないようにするために、計算
機の主記憶空間内にプログラム・ロード用プログラムを
設けておき、ＰＲＯＭチップを実装したプリント板を計
算機に装着したところでＰＲＯＭへの書込みを行なうよ
うにすると「主記憶空間にはロード用プログラムが常に
格納されているため、主記憶空間の利用に制約を受ける
という問題点がある。本発明の目的は、ＰＲＯＭの書込
みが、ＰＲＯＭを計算機に実装した状態で容易に行なう
ことができて、しかも主記憶空間の有効利用が可能な計
算機を提供することにある。本発明は、ＰＲＯＭからの
書込み条件成立信号に応じてＰＲＯ肌こ書込み用電圧と
書込みタイミング信号を与える書込みユニットを設け「
プログラム。
、多数のビットからなるプログラム・ワードを記憶する
ために複数のＰＲＯＭチップを並列に接続して使用する
ことが行なわれる。このため、ＰＲＯＭの書込みは、プ
ログラム・ワードをＰＲＯＭチップの並列ビットに対応
したデータ・パターンごとに分けて行なわなければなら
ないので工数が多くなり、また、ＰＲＯＭのプリント板
への実装はデータ・パターンの配列順序を間違わないよ
うによく注意して行なわなければならない。データ１パ
ターンの配列順序を間違わないようにするために、計算
機の主記憶空間内にプログラム・ロード用プログラムを
設けておき、ＰＲＯＭチップを実装したプリント板を計
算機に装着したところでＰＲＯＭへの書込みを行なうよ
うにすると「主記憶空間にはロード用プログラムが常に
格納されているため、主記憶空間の利用に制約を受ける
という問題点がある。本発明の目的は、ＰＲＯＭの書込
みが、ＰＲＯＭを計算機に実装した状態で容易に行なう
ことができて、しかも主記憶空間の有効利用が可能な計
算機を提供することにある。本発明は、ＰＲＯＭからの
書込み条件成立信号に応じてＰＲＯ肌こ書込み用電圧と
書込みタイミング信号を与える書込みユニットを設け「
プログラム。
ロード機能によってＰＲＯＭの書込みを行なうとともに
、主記憶空間でＰＲＯＭとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにしたものであ
る。以下、図面によって本発明を詳しく説明する。
、主記憶空間でＰＲＯＭとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにしたものであ
る。以下、図面によって本発明を詳しく説明する。
第１図は本発明実施例の概念的構成図である。第１図に
おいて、１は中央処理ユニット（ＣＰＵ）、２はプログ
ラマフル。リードオンリー。メモリ（ＰＲＯＭ）ユニッ
ト、３はＰＲＯＭ用の書込みユニット、４は１／０イン
タフエイス、４１はそれにつながる入力媒体、５は主記
憶ユニットである。これら各ユニットは主記憶バス６に
よって相互に接続されている。入力媒体４１にはＰＲＯ
Ｍ２に書込むべきプログラムが保持されている。各ユニ
ットはそれぞれ個別にプリント回路として構成され、そ
れぞれ計算機蓮体内の所定のスロットに挿入され、主記
憶バス６との接続が形成される。主記憶バス６はデータ
伝送線と制御信号伝送線とからなる。主記憶ユニット５
とＰＲＯＭユニット２は論理的に合体して１つの主記憶
空間を形成する。ＰＲＯＭユニット２はプログラムされ
ていない状態で実装される。書込みユニット３は汎用の
スロットに挿入される。汎用のスロットとは、種々のユ
ニットが必要に応じて挿入されうるスロットである。書
込みユニット３は、主記憶バスＳに接続される他に、専
用の制御線を通じてＰＲＯＭユニット２に接続される。
この制御線を通じて、書込みユニット３からＰＲＯＭユ
ニット２に、ユニット実装信号ＰＲＯと、書込み用電圧
とＶＰＰとし書込みタイミング信号ＰＰが与えられ、Ｐ
ＲＯＭユニット２から書込みユニット３には、ＣＰＵＩ
がＰＲＯＭユニット２に書込み動作をしたときの書込み
条件成立信号ＰＭが与えられる。書込みユニット３はｔ
また、プログラム。ロード用のプログラムを持っている
。このようなプログラムは、公知のイニシャルプログラ
ム。ロード用プログラムと同様のものであり、主記憶空
間の一部を占める。このように構成された装置の動作は
次のとおりである。
おいて、１は中央処理ユニット（ＣＰＵ）、２はプログ
ラマフル。リードオンリー。メモリ（ＰＲＯＭ）ユニッ
ト、３はＰＲＯＭ用の書込みユニット、４は１／０イン
タフエイス、４１はそれにつながる入力媒体、５は主記
憶ユニットである。これら各ユニットは主記憶バス６に
よって相互に接続されている。入力媒体４１にはＰＲＯ
Ｍ２に書込むべきプログラムが保持されている。各ユニ
ットはそれぞれ個別にプリント回路として構成され、そ
れぞれ計算機蓮体内の所定のスロットに挿入され、主記
憶バス６との接続が形成される。主記憶バス６はデータ
伝送線と制御信号伝送線とからなる。主記憶ユニット５
とＰＲＯＭユニット２は論理的に合体して１つの主記憶
空間を形成する。ＰＲＯＭユニット２はプログラムされ
ていない状態で実装される。書込みユニット３は汎用の
スロットに挿入される。汎用のスロットとは、種々のユ
ニットが必要に応じて挿入されうるスロットである。書
込みユニット３は、主記憶バスＳに接続される他に、専
用の制御線を通じてＰＲＯＭユニット２に接続される。
この制御線を通じて、書込みユニット３からＰＲＯＭユ
ニット２に、ユニット実装信号ＰＲＯと、書込み用電圧
とＶＰＰとし書込みタイミング信号ＰＰが与えられ、Ｐ
ＲＯＭユニット２から書込みユニット３には、ＣＰＵＩ
がＰＲＯＭユニット２に書込み動作をしたときの書込み
条件成立信号ＰＭが与えられる。書込みユニット３はｔ
また、プログラム。ロード用のプログラムを持っている
。このようなプログラムは、公知のイニシャルプログラ
ム。ロード用プログラムと同様のものであり、主記憶空
間の一部を占める。このように構成された装置の動作は
次のとおりである。
オペレータの操作によって、書込みユニット３のプログ
ラムＧロード用のプログラムが起動されると、ＣＰＵ】
はそのプログラムを実行し、入力媒体４１中のプログラ
ムの最初のワードを１ノ○ィンタフェィス４を介して議
出し、それをＰＲＯＭユニット２に書込もうとする。し
かし、ＰＲＯＭユニット２はその構造上、ＣＰＵＩの論
理信号レベルの電気信号によっては書込みができないの
で〜 このとき、ＰＲＯＭユニット２は書込み条件成立
信号ＰＭを発生してそれを書込みユニット３に与える。
そうすると書込みユニット３はＰＲＯＭユニット２に情
報を書込むに充分なエネルギーの電圧ＶＰＰと書込みタ
イミング信号ＰＰを発生してＰＲＯＭユニット２に与え
る。これによってＰＲＯＭユニット２にはＣＰＵ亀から
与えられたとおりのプログラムワードが書込まれる。こ
れで１ワードの書込みが終わり、以下同様な動作によっ
て、入力媒体４１のプ。グラムの各ワードが逐次ＰＲＯ
Ｍユニット２に書込まれてゆく。このように、ＰＲＯＭ
ユニット２の書込みは、ＰＲＯＭユニット２を計算機に
実装してからイニシャルプログラム・ロードと同様な方
法で行なうので、ＰＲＯＭの書込み工数は、ＰＲＯＭチ
ップの並列使用数に無関係な小さな値に削減され、また
、ＰＲＯＭチップのプリント板への実装は、データ・パ
ターンの配列を気にしないで行なうことができる。
ラムＧロード用のプログラムが起動されると、ＣＰＵ】
はそのプログラムを実行し、入力媒体４１中のプログラ
ムの最初のワードを１ノ○ィンタフェィス４を介して議
出し、それをＰＲＯＭユニット２に書込もうとする。し
かし、ＰＲＯＭユニット２はその構造上、ＣＰＵＩの論
理信号レベルの電気信号によっては書込みができないの
で〜 このとき、ＰＲＯＭユニット２は書込み条件成立
信号ＰＭを発生してそれを書込みユニット３に与える。
そうすると書込みユニット３はＰＲＯＭユニット２に情
報を書込むに充分なエネルギーの電圧ＶＰＰと書込みタ
イミング信号ＰＰを発生してＰＲＯＭユニット２に与え
る。これによってＰＲＯＭユニット２にはＣＰＵ亀から
与えられたとおりのプログラムワードが書込まれる。こ
れで１ワードの書込みが終わり、以下同様な動作によっ
て、入力媒体４１のプ。グラムの各ワードが逐次ＰＲＯ
Ｍユニット２に書込まれてゆく。このように、ＰＲＯＭ
ユニット２の書込みは、ＰＲＯＭユニット２を計算機に
実装してからイニシャルプログラム・ロードと同様な方
法で行なうので、ＰＲＯＭの書込み工数は、ＰＲＯＭチ
ップの並列使用数に無関係な小さな値に削減され、また
、ＰＲＯＭチップのプリント板への実装は、データ・パ
ターンの配列を気にしないで行なうことができる。
書込みユニット３はＰＲＯＭユニット２の書込みが済ん
だらスロットから抜き去られる。
だらスロットから抜き去られる。
空いたスロットにはデータ処理の目的に応じて他の適宜
のユニットを挿入してよい。書込みユニット３を抜き去
ることにより、主記憶空間中にプログラム・ロード用プ
ログラムが占めていた領域が空くので、以後はこの領域
を利用することにより主記憶空間の有効利用ができる。
ただし、書込みユニット３の引抜きによって、プログラ
ム。ロード用プログラム分だけ主記憶空間が物理的に削
減されるので、その分だけ主記憶空間を回復するために
論理的なアドレス操作が必要になる。この場合のアドレ
ス操作の一例を第２図に示す。第２図は、主記憶空間に
おけるＰＲＯＭユニット２とプログラム。
のユニットを挿入してよい。書込みユニット３を抜き去
ることにより、主記憶空間中にプログラム・ロード用プ
ログラムが占めていた領域が空くので、以後はこの領域
を利用することにより主記憶空間の有効利用ができる。
ただし、書込みユニット３の引抜きによって、プログラ
ム。ロード用プログラム分だけ主記憶空間が物理的に削
減されるので、その分だけ主記憶空間を回復するために
論理的なアドレス操作が必要になる。この場合のアドレ
ス操作の一例を第２図に示す。第２図は、主記憶空間に
おけるＰＲＯＭユニット２とプログラム。
ロード用プログラムの配置を示すもので、ａは書込みユ
ニット３が実装されないとき、ｂは書込みユニット３が
実装されたときである。ＰＲＯＭユニット２は第２図ａ
のように＃ＤＯＯＯ〜＃ＦＦＦＦ（１６進表示）番地に
割付けられるが、書込みユニット３がスロットに挿入さ
れてプログラム８ロード用プログラムが＃Ｆ８００〜＃
ＦＦＦＦ番地を占めると、ＰＲＯＭユニット２はアドレ
ス操作によって論理的に＃９０００〜＃ＢＦＦＦ番地に
移され、２つの領域の重複が回避される。アドレス操作
は、例えば第３図のアドレス操作回路によって行なわれ
る。この回路はＰＲＯＭユニット２にアドレスデコーダ
の一部として設けられる。第３図において、Ｇ，尊よア
ンドゲート、Ｇ２はエクスクルーシブオアゲート、Ｇ３
はオアゲート、１はインバータである。アンドゲートＧ
，にはＬアドレス信号の先頭ビットＭＤＢ○、アドレス
信号の次のビットＭＤＢＩと書込みユニット３のユニッ
ト実装信号ＰＲＧの反転値との排他的論理和、およびア
ドレス信号のビットＭＤＢ２とＭＰＢ３の論理和が入力
信号として与えられ、これら入力信号の論理積としてア
ドレス一致信号を出力する。このような回路によれば、
書込みユニット３が実装されていて実装信号ＰＲＧが“
Ｌ”のときは、アドレス信号の上位４ビットが１００１
〜１０１１のとき、すなわち１金隼表示で＃９〜＃Ｂの
ときアンドゲートＧ，がアドレス一致信号を生じる。
ニット３が実装されないとき、ｂは書込みユニット３が
実装されたときである。ＰＲＯＭユニット２は第２図ａ
のように＃ＤＯＯＯ〜＃ＦＦＦＦ（１６進表示）番地に
割付けられるが、書込みユニット３がスロットに挿入さ
れてプログラム８ロード用プログラムが＃Ｆ８００〜＃
ＦＦＦＦ番地を占めると、ＰＲＯＭユニット２はアドレ
ス操作によって論理的に＃９０００〜＃ＢＦＦＦ番地に
移され、２つの領域の重複が回避される。アドレス操作
は、例えば第３図のアドレス操作回路によって行なわれ
る。この回路はＰＲＯＭユニット２にアドレスデコーダ
の一部として設けられる。第３図において、Ｇ，尊よア
ンドゲート、Ｇ２はエクスクルーシブオアゲート、Ｇ３
はオアゲート、１はインバータである。アンドゲートＧ
，にはＬアドレス信号の先頭ビットＭＤＢ○、アドレス
信号の次のビットＭＤＢＩと書込みユニット３のユニッ
ト実装信号ＰＲＧの反転値との排他的論理和、およびア
ドレス信号のビットＭＤＢ２とＭＰＢ３の論理和が入力
信号として与えられ、これら入力信号の論理積としてア
ドレス一致信号を出力する。このような回路によれば、
書込みユニット３が実装されていて実装信号ＰＲＧが“
Ｌ”のときは、アドレス信号の上位４ビットが１００１
〜１０１１のとき、すなわち１金隼表示で＃９〜＃Ｂの
ときアンドゲートＧ，がアドレス一致信号を生じる。
したがって、ＰＲＯＭユニット２においてはこのとき書
込み条件が成立するので、結果的にＰＲＯＭユニット２
は＃９０００〜＃ＢＦＦＦ番地に移されたことになる。
これに合わせてプログラム。ロード用プログラムは、Ｐ
ＲＯＭプログラムを＃９０００〜＃ＢＦＦＦ番地に書込
むように作られている。書込みユニット３がスロットか
ら引き抜かれると、実装信号ＰＲＧが“Ｈ”となるので
、アンドゲートＧ，がアドレス一致信号を生じるのは、
アドレス信号の上位４ビットが１１０１〜ｉｌｌｉのと
き、すなわち１６進表示で＃Ｄ〜＃Ｆのときであるから
、ＦＲＯＭユニット２は＃ＤＯＯＯ〜＃ＦＦＦＦの範囲
に復帰する。
込み条件が成立するので、結果的にＰＲＯＭユニット２
は＃９０００〜＃ＢＦＦＦ番地に移されたことになる。
これに合わせてプログラム。ロード用プログラムは、Ｐ
ＲＯＭプログラムを＃９０００〜＃ＢＦＦＦ番地に書込
むように作られている。書込みユニット３がスロットか
ら引き抜かれると、実装信号ＰＲＧが“Ｈ”となるので
、アンドゲートＧ，がアドレス一致信号を生じるのは、
アドレス信号の上位４ビットが１１０１〜ｉｌｌｉのと
き、すなわち１６進表示で＃Ｄ〜＃Ｆのときであるから
、ＦＲＯＭユニット２は＃ＤＯＯＯ〜＃ＦＦＦＦの範囲
に復帰する。
以上のように、本発明は、ＦＲＯＭからの書込み条件成
立信号に応じてＰＲＯＭに書込み用電圧と書込みタイミ
ング信号を与えるユニットを設け、プログラム。
立信号に応じてＰＲＯＭに書込み用電圧と書込みタイミ
ング信号を与えるユニットを設け、プログラム。
ロード機能によってＰＲＯＭの書込みを行なうとともに
、主記憶空間でＰＲＯＭとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにした。このた
め、ＰＲＯＭの書込みが「ＰＲＯＭを計算機に実装した
状態で容易に行なうことができて、しかも主記憶空間の
有効利用が可能な計算機が得られる。
、主記憶空間でＰＲＯＭとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにした。このた
め、ＰＲＯＭの書込みが「ＰＲＯＭを計算機に実装した
状態で容易に行なうことができて、しかも主記憶空間の
有効利用が可能な計算機が得られる。
第１図は、本発明実施例の概念的構成図、第２図は「第
１図の装置の主記憶空間における領域配置図、第３図は
「第１図の装置の一部の詳細図である。 １・・・・・・中央処理装置、２・…・・ＦＲＯＭユニ
ット、３…・・・ＰＲＯＭ書込みユニット、４・・・・
・・１／０ィンタフヱィス、５・・・・・・主記憶ユニ
ット。 毅’図努Ｚ図 ※３図
１図の装置の主記憶空間における領域配置図、第３図は
「第１図の装置の一部の詳細図である。 １・・・・・・中央処理装置、２・…・・ＦＲＯＭユニ
ット、３…・・・ＰＲＯＭ書込みユニット、４・・・・
・・１／０ィンタフヱィス、５・・・・・・主記憶ユニ
ット。 毅’図努Ｚ図 ※３図
Claims (1)
- １ 中央処理ユニツトと、主記憶ユニツトと、この主記
憶ユニツトとともに主記憶空間を形成するプログラマブ
ル・リードオンリー・メモリと、このプログラマブル・
リードオンリー・メモリにロードすべき情報を保持した
外部媒体を配下に有するＩ／Ｏユニツトとが主記憶バス
によって相互接続された計算機において、前記主記憶バ
スに着脱自在に接続され、中央処理ユニツトからプログ
ラマブル・リードオンリー・メモリに対して書込み動作
が行なわれたときに、プログラマブル・リードオンリー
・メモリに書込み用電圧と書込みタイミング信号を与え
るとともに、プログラム・ロード用プログラムを内蔵し
ている書込みユニツトを有するとともに、前記書込みユ
ニツトを主記憶バスに装着したときに、前記プログラム
・ロード用プログラムを主記憶空間においてそれまでプ
ログラマブル・リードオンリー・メモリが占めていた領
域に位置させるとともに、プログラマブル・リードオン
リー・メモリの論理的位置をプログラム・ロード用プロ
グラムとは重ならない新たな領域に移すアドレス操作回
路が前記プログラマブル・リードオンリー・メモリに設
けられていて、外部媒体に保持された情報を中央処理ユ
ニツトが前記プログラム・ロード用プログラムにより、
プログラマブル・リードオンリー・メモリに書込むよう
にしたことを特徴とする計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54168026A JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54168026A JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690358A JPS5690358A (en) | 1981-07-22 |
| JPS608557B2 true JPS608557B2 (ja) | 1985-03-04 |
Family
ID=15860431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54168026A Expired JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608557B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115660U (ja) * | 1987-01-23 | 1988-07-26 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184668A (ja) * | 1982-04-22 | 1983-10-28 | Fanuc Ltd | メモリの書込み制御方式 |
| JPS59107491A (ja) * | 1982-12-10 | 1984-06-21 | Nippon Telegr & Teleph Corp <Ntt> | Ｉｃカ−ド |
| JPH0831087B2 (ja) * | 1985-04-24 | 1996-03-27 | 日本電装株式会社 | １チツプマイクロコンピユ−タ |
-
1979
- 1979-12-24 JP JP54168026A patent/JPS608557B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115660U (ja) * | 1987-01-23 | 1988-07-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690358A (en) | 1981-07-22 |
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