JP2619671B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JP2619671B2 JP2619671B2 JP62331057A JP33105787A JP2619671B2 JP 2619671 B2 JP2619671 B2 JP 2619671B2 JP 62331057 A JP62331057 A JP 62331057A JP 33105787 A JP33105787 A JP 33105787A JP 2619671 B2 JP2619671 B2 JP 2619671B2
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- JP
- Japan
- Prior art keywords
- memory
- write
- signal
- data
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
- B65H23/00—Registering, tensioning, smoothing or guiding webs
- B65H23/02—Registering, tensioning, smoothing or guiding webs transversely
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
- B65H2301/00—Handling processes for sheets or webs
- B65H2301/40—Type of handling process
- B65H2301/41—Winding, unwinding
- B65H2301/415—Unwinding
- B65H2301/41505—Preparing unwinding process
- B65H2301/41508—Preparing unwinding process the web roll being in the unwinding support / unwinding location
- B65H2301/415085—Preparing unwinding process the web roll being in the unwinding support / unwinding location by adjusting / registering the lateral position of the web roll
Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリに対する書込み動作等を規制するメ
モリ制御回路に関する。
モリ制御回路に関する。
（従来の技術） マイクロコンピュータを利用したシステムの１つとし
て、バンク切替えによってアドレス空間を実質的に拡張
するようにしたものが知られている。
て、バンク切替えによってアドレス空間を実質的に拡張
するようにしたものが知られている。
第２図はこのようなシステムの一例を示すブロック図
である。
である。
この図に示すシステムは、データや情報などを入力す
るためのキーボード１と、このキーボード１から入力さ
れたデータや情報などを処理するマイクロコンピュータ
（CPU）２と、このCPU2の立上げプログラムなどが格納
される裏メモリ３と、前記CPU2のアプリケーション・プ
ログラムが格納されたり、前記CPU2の作業エリア等とし
て使用される表メモリ４と、前記CPU2の演算結果等を表
示するCRT5と、プログラムやデータ等の記録、再生を行
なうディスク装置６とを備え、夫々がバスライン等によ
り互いに接続されている。
るためのキーボード１と、このキーボード１から入力さ
れたデータや情報などを処理するマイクロコンピュータ
（CPU）２と、このCPU2の立上げプログラムなどが格納
される裏メモリ３と、前記CPU2のアプリケーション・プ
ログラムが格納されたり、前記CPU2の作業エリア等とし
て使用される表メモリ４と、前記CPU2の演算結果等を表
示するCRT5と、プログラムやデータ等の記録、再生を行
なうディスク装置６とを備え、夫々がバスライン等によ
り互いに接続されている。
この場合、前記裏メモリ３はROMを主体として構成さ
れ、そのアドレス空間は第３図に示す如くRAMを主体と
して構成される前記表メモリ４の一部と重複するように
設定されるのが一般的である。
れ、そのアドレス空間は第３図に示す如くRAMを主体と
して構成される前記表メモリ４の一部と重複するように
設定されるのが一般的である。
そして、このシステムに電源が投入されれば、これに
対応して前記CPU2が前記裏メモリ３に記憶されている立
上げプログラムを読出して、回路各部の初期設定と、デ
ィスク装置６に記憶されているアプリケーション・プロ
グラム等を表メモリ４へ転送を行なった後、前記CPU2は
バンク切替え動作により前記裏メモリ３をアドレス空間
から切離して全アドレス空間を表メモリ４によって満た
すとともに、この表メモリ４に記憶されているアプリケ
ーション・プログラムを読出しつつ、該プログラムに記
述されている処理を行なう。
対応して前記CPU2が前記裏メモリ３に記憶されている立
上げプログラムを読出して、回路各部の初期設定と、デ
ィスク装置６に記憶されているアプリケーション・プロ
グラム等を表メモリ４へ転送を行なった後、前記CPU2は
バンク切替え動作により前記裏メモリ３をアドレス空間
から切離して全アドレス空間を表メモリ４によって満た
すとともに、この表メモリ４に記憶されているアプリケ
ーション・プログラムを読出しつつ、該プログラムに記
述されている処理を行なう。
また、このようなシステムにおいては通常、読出しし
か行なわず、かつ重要なデータ（例えば、プログラム、
データテーブルなど）を表メモリの所定部分、例えばエ
リア７に配置し、プログラムが実行されているときに
は、この部分が破壊されないように、この部分の書込み
動作を禁止させている。
か行なわず、かつ重要なデータ（例えば、プログラム、
データテーブルなど）を表メモリの所定部分、例えばエ
リア７に配置し、プログラムが実行されているときに
は、この部分が破壊されないように、この部分の書込み
動作を禁止させている。
第４図はこのような書込み禁止を行なうメモリ制御回
路の一例を示す回路図である。
路の一例を示す回路図である。
この図に示す回路は入出力機器・書込み読出し信号10
WRと入出力機器・選択信号10SELとが供給されたときに
“1"信号を生成するアンドゲート10と、このアンドゲー
ト10から“1"信号が出力されたとき禁止・解除切替指定
データＤをラッチするＤ型フリップフロップ11と、この
Ｄ型フリップフロップ11から“1"信号が出力されている
状態で、メモリライト信号S1が供給されたときに書込み
禁止エリア７に対するメモリライト命令S2を発生して、
エリア７のメモリ素子を書込み可能状態にするアンドゲ
ート12とを備えている。
WRと入出力機器・選択信号10SELとが供給されたときに
“1"信号を生成するアンドゲート10と、このアンドゲー
ト10から“1"信号が出力されたとき禁止・解除切替指定
データＤをラッチするＤ型フリップフロップ11と、この
Ｄ型フリップフロップ11から“1"信号が出力されている
状態で、メモリライト信号S1が供給されたときに書込み
禁止エリア７に対するメモリライト命令S2を発生して、
エリア７のメモリ素子を書込み可能状態にするアンドゲ
ート12とを備えている。
そして、CPU2から書込み禁止指令を示す値“0"の禁止
・解除切替指定データＤが供給されるとともに、これに
対応して入出力機器・書込み読出し信号10WRと入出力機
器・選択信号10SELとが供給されたとき、Ｄ型フリップ
フロップ11が前記禁止・解除切替指定データＤをラッチ
して書込み禁止信号（値“0"の信号）を発生する。これ
によってアンドゲート12が閉状態になり、書込み禁止エ
リア７に対するメモリライト命令S2の生成を停止する。
・解除切替指定データＤが供給されるとともに、これに
対応して入出力機器・書込み読出し信号10WRと入出力機
器・選択信号10SELとが供給されたとき、Ｄ型フリップ
フロップ11が前記禁止・解除切替指定データＤをラッチ
して書込み禁止信号（値“0"の信号）を発生する。これ
によってアンドゲート12が閉状態になり、書込み禁止エ
リア７に対するメモリライト命令S2の生成を停止する。
しかしながら、このような従来のシステムにおいて
は、I/Oポート回路などにより前記CPU2のアドレスデー
タや、ステータス情報などデコードして入出力機器・書
込み読出し信号10WRと入出力機器・選択信号10SELとを
生成しているので、CPU2が暴走した場合などに、前記メ
モリ制御回路が偶然にアクセスされて、前記Ｄ型フリッ
プフロップ11から書込み禁止エリア７の書込み許可信号
（値“1"の信号）が出力され、表メモリ４の書込み禁止
エリア７に記憶されたプログラムや、データが破壊され
てしまうことがあった。
は、I/Oポート回路などにより前記CPU2のアドレスデー
タや、ステータス情報などデコードして入出力機器・書
込み読出し信号10WRと入出力機器・選択信号10SELとを
生成しているので、CPU2が暴走した場合などに、前記メ
モリ制御回路が偶然にアクセスされて、前記Ｄ型フリッ
プフロップ11から書込み禁止エリア７の書込み許可信号
（値“1"の信号）が出力され、表メモリ４の書込み禁止
エリア７に記憶されたプログラムや、データが破壊され
てしまうことがあった。
このような不都合を除くために、書込み禁止エリア７
のメモリが一旦書込み禁止にされたならば、以後ソフト
ウェアによっては書込み禁止を解除できなくするような
ハードウェア構成にすることも考えられるが、このよう
にすると書込み禁止とした以後は、エリア７へのデータ
の書込みは二度とできなくなってしまうという欠陥があ
った。
のメモリが一旦書込み禁止にされたならば、以後ソフト
ウェアによっては書込み禁止を解除できなくするような
ハードウェア構成にすることも考えられるが、このよう
にすると書込み禁止とした以後は、エリア７へのデータ
の書込みは二度とできなくなってしまうという欠陥があ
った。
（発明の目的） 本発明は上記の事情に鑑み、書込み禁止エリアなどの
ように所定部分の内容が変更されては困る部分に対して
は、CPU暴走時にもデータの書込みを禁止することがで
きるとともに、必要時にはこの部分のデータの書換えも
できるようにしたメモリ制御回路を提供することを目的
としている。
ように所定部分の内容が変更されては困る部分に対して
は、CPU暴走時にもデータの書込みを禁止することがで
きるとともに、必要時にはこの部分のデータの書換えも
できるようにしたメモリ制御回路を提供することを目的
としている。
（発明の概要） 上記の問題点を解決するために本発明によるメモリ制
御回路においては、CPUが暴走した場合であっても出力
されないバンク切替え信号等を利用して特定のメモリ・
バンクが選択されているとき、所定エリアの書込み禁止
解除信号が出力されないようにしている。
御回路においては、CPUが暴走した場合であっても出力
されないバンク切替え信号等を利用して特定のメモリ・
バンクが選択されているとき、所定エリアの書込み禁止
解除信号が出力されないようにしている。
（実施例） 第１図は本発明によるメモリ制御回路の一実施例を示
すブロック図である。
すブロック図である。
この図に示す回路は書込み制御部20と、Ｄ型フリップ
フロップ21と、アンドゲート22とを備えており、以下詳
細する如く裏メモリ23と書込み禁止エリア29とを含んだ
表メモリ24の如く複数のメモリを有するメモリ回路25の
書込み動作を規制する。
フロップ21と、アンドゲート22とを備えており、以下詳
細する如く裏メモリ23と書込み禁止エリア29とを含んだ
表メモリ24の如く複数のメモリを有するメモリ回路25の
書込み動作を規制する。
即ち、書込み制御部20は、２つのアンドゲート26、27
と、１つのナンドゲート28とを備えており、裏メモリ指
定信号SROMと入出力機器・書込み信号10WRとが供給され
ている状態において、第１ポートのデコード信号（第１
選択信号）10SEL1が供給されたときにのみ解除信号（正
論理の“1"信号）S5を生成して、これをフリップフロッ
プ21のクロック端子に供給する。また、前記入出力機器
・書込み信号10WRが供給されている状態において、第２
ポートのデコード信号（第２選択信号）10SEL2が供給さ
れたとき禁止信号（負論理の“1"信号）S6を生成して、
これを前記フリップフロップ21のクリア端子に供給す
る。
と、１つのナンドゲート28とを備えており、裏メモリ指
定信号SROMと入出力機器・書込み信号10WRとが供給され
ている状態において、第１ポートのデコード信号（第１
選択信号）10SEL1が供給されたときにのみ解除信号（正
論理の“1"信号）S5を生成して、これをフリップフロッ
プ21のクロック端子に供給する。また、前記入出力機器
・書込み信号10WRが供給されている状態において、第２
ポートのデコード信号（第２選択信号）10SEL2が供給さ
れたとき禁止信号（負論理の“1"信号）S6を生成して、
これを前記フリップフロップ21のクリア端子に供給す
る。
フリップフロップ21は、クロック端子に解除信号S5が
供給されたとき、禁止・解除切替指定データＤを取込ん
で、この値が“1"である場合に書込み禁止エリア29の書
込み許可信号S7を発生し、アンドゲート22を開可能状態
にする。
供給されたとき、禁止・解除切替指定データＤを取込ん
で、この値が“1"である場合に書込み禁止エリア29の書
込み許可信号S7を発生し、アンドゲート22を開可能状態
にする。
これにより、メモリライト信号S8が供給されたとき、
これがアンドゲート22を通過し、書込み禁止エリア29に
対するメモリライト指令S9として書込み禁止エリア29の
メモリに供給される。
これがアンドゲート22を通過し、書込み禁止エリア29に
対するメモリライト指令S9として書込み禁止エリア29の
メモリに供給される。
また、前記フリップフロップ21は、前記禁止信号S6が
供給されたとき書込み禁止エリア29の書込み許可信号S7
の発生を停止して、前記アンドゲート22を閉状態にす
る。これによって、メモリライト信号S8が供給されても
前記アンドゲート22から書込み禁止エリア29に対するメ
モリライト指令S9が出力されない。
供給されたとき書込み禁止エリア29の書込み許可信号S7
の発生を停止して、前記アンドゲート22を閉状態にす
る。これによって、メモリライト信号S8が供給されても
前記アンドゲート22から書込み禁止エリア29に対するメ
モリライト指令S9が出力されない。
また、入出力機器・書込み信号10WRと第１ポートのデ
コード信号10SEL1とが供給されても、このとき裏メモリ
指定信号SROMが供給されていなければ、書込み制御部20
から解除信号S5が出力されないので、フリップフロップ
21は禁止・解除切替指定データＤの取込みを行なわな
い。したがって、裏メモリ23以外のメモリ、つまり表メ
モリ24が指定されているときには、フリップフロップ21
の状態は書込み許可から書込み禁止の状態へ変わること
はない。
コード信号10SEL1とが供給されても、このとき裏メモリ
指定信号SROMが供給されていなければ、書込み制御部20
から解除信号S5が出力されないので、フリップフロップ
21は禁止・解除切替指定データＤの取込みを行なわな
い。したがって、裏メモリ23以外のメモリ、つまり表メ
モリ24が指定されているときには、フリップフロップ21
の状態は書込み許可から書込み禁止の状態へ変わること
はない。
これによって、表メモリ24が指定されているときは、
たとえCPUが暴走して入出力機器・書込み信号10WRや、
第１ポートのデコード信号10SEL1、値“1"の禁止・解除
切替指定データＤが出力されても、フリップフロップ21
はアンドゲート22を閉状態にし、このアンドゲート22か
ら書込み禁止エリア29に対するメモリライト指令S9が出
力されないようにする。
たとえCPUが暴走して入出力機器・書込み信号10WRや、
第１ポートのデコード信号10SEL1、値“1"の禁止・解除
切替指定データＤが出力されても、フリップフロップ21
はアンドゲート22を閉状態にし、このアンドゲート22か
ら書込み禁止エリア29に対するメモリライト指令S9が出
力されないようにする。
このようにこの実施例においては、裏メモリ指定信号
SROMが供給されたときにのみ書込み禁止エリア29に対す
る書込みの禁止の解除を行なうことができ、それ以外の
ときは解除できないようにしたので、表メモリ24を構成
しているRAMの所定エリア（書込み禁止エリア29）に記
憶されたデータが破壊されないようにすることができ
る。
SROMが供給されたときにのみ書込み禁止エリア29に対す
る書込みの禁止の解除を行なうことができ、それ以外の
ときは解除できないようにしたので、表メモリ24を構成
しているRAMの所定エリア（書込み禁止エリア29）に記
憶されたデータが破壊されないようにすることができ
る。
また、書込み禁止エリア29にデータの書込みが必要と
なったときは、裏メモリ23を選択し、書込み禁止を解除
した後、表メモリの選択に戻すことにより、データの書
換えを行なうことができる。
なったときは、裏メモリ23を選択し、書込み禁止を解除
した後、表メモリの選択に戻すことにより、データの書
換えを行なうことができる。
（発明の効果） 以上説明したように本発明によれば、表メモリが選択
されているときは書込み禁止エリアに対する書込み禁止
を解除できないため、CPU暴走時等にデータが書込まれ
るのを禁止できるとともに、必要時は裏メモリを選択し
た後、裏メモリ内のプログラムから書込み禁止を解除す
ることにより、書込み禁止エリアにデータを書込むこと
も可能とすることができる。
されているときは書込み禁止エリアに対する書込み禁止
を解除できないため、CPU暴走時等にデータが書込まれ
るのを禁止できるとともに、必要時は裏メモリを選択し
た後、裏メモリ内のプログラムから書込み禁止を解除す
ることにより、書込み禁止エリアにデータを書込むこと
も可能とすることができる。
第１図は本発明によるメモリ制御回路の一実施例を示す
ブロック図、第２図はマイクロコンピュータシステムの
一例を示すブロック図、第３図は第２図に示すメモリの
メモリマップを示す模式図、第４図は従来からのメモリ
制御回路の一例を示す回路図である。 23……メモリ（裏メモリ）、24……メモリ（表メモ
リ）、20……書込み制御部、21……フリップフロップ、
22……アンドゲート。
ブロック図、第２図はマイクロコンピュータシステムの
一例を示すブロック図、第３図は第２図に示すメモリの
メモリマップを示す模式図、第４図は従来からのメモリ
制御回路の一例を示す回路図である。 23……メモリ（裏メモリ）、24……メモリ（表メモ
リ）、20……書込み制御部、21……フリップフロップ、
22……アンドゲート。
Claims (1)
- 【請求項１】バンク切替によって複数のメモリから１つ
を選択し、データ書込み可能状態あるいはデータ読出し
可能状態にし、さらにメモリの所定の部分を書込み禁止
とすることができるメモリ制御回路において、複数のメ
モリのうち、特定のメモリ以外のメモリを指定するバン
ク切替信号が出力されているときには、メモリ書込み禁
止を解除することができ、かつ特定のメモリを指定する
バンク切替信号が出力されているときには、メモリ書込
み禁止を解除できないようにする書込み制御部を備えた
ことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331057A JP2619671B2 (ja) | 1987-12-25 | 1987-12-25 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331057A JP2619671B2 (ja) | 1987-12-25 | 1987-12-25 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171046A JPH01171046A (ja) | 1989-07-06 |
| JP2619671B2 true JP2619671B2 (ja) | 1997-06-11 |
Family
ID=18239369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331057A Expired - Lifetime JP2619671B2 (ja) | 1987-12-25 | 1987-12-25 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619671B2 (ja) |
-
1987
- 1987-12-25 JP JP62331057A patent/JP2619671B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01171046A (ja) | 1989-07-06 |
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