JP2944080B2 - メモリ内容保護回路 - Google Patents
メモリ内容保護回路Info
- Publication number
- JP2944080B2 JP2944080B2 JP63004137A JP413788A JP2944080B2 JP 2944080 B2 JP2944080 B2 JP 2944080B2 JP 63004137 A JP63004137 A JP 63004137A JP 413788 A JP413788 A JP 413788A JP 2944080 B2 JP2944080 B2 JP 2944080B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- cpu
- protection circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ内容保護回路に関し、特に書替え可能
なメモリの特定アドレスの記憶内容が書込み側の暴走な
どの異常によって破壊されるのを防止するメモリ内容保
護回路に関する。
なメモリの特定アドレスの記憶内容が書込み側の暴走な
どの異常によって破壊されるのを防止するメモリ内容保
護回路に関する。
電子装置に書替え可能なメモリが広く使われている。
例えば、多機能電話機に電話番号を格納する場合、CP
UがRAMの特定のアドレスに格納すべき電話番号のデータ
を書込く。ところがCPUが暴走すると書込まれた電話番
号のデータは破壊される恐れがある。
UがRAMの特定のアドレスに格納すべき電話番号のデータ
を書込く。ところがCPUが暴走すると書込まれた電話番
号のデータは破壊される恐れがある。
このような書込み側の暴走などに対し、従来書替え可
能なメモリは何等保護されていない。
能なメモリは何等保護されていない。
本発明の目的は、書替え可能なメモリの特定アドレス
の記憶内容が書込み側の異常により破壊されるのを防止
するメモリ内容保護回路を提供することにある。
の記憶内容が書込み側の異常により破壊されるのを防止
するメモリ内容保護回路を提供することにある。
本発明のメモリ内容保護回路は、アドレスデータによ
ってメモリの指定されたアドレスにデータを書き込むた
めの書き込み指示信号を出力するCPUと、アドレスデー
タがメモリのあらかじめ定められたアドレスを指定する
場合に第１の信号を出力するデコーダと、あらかじめ定
められたアドレスの指定が正規である場合にCPUにトリ
ガされ第２の信号を出力するワンショットフリップフロ
ップと、第１の信号を入力し、かつ、第２の信号が入力
しないとき、書き込み指示信号がメモリに入力するのを
禁止する論理回路手段とを備えて構成される。
ってメモリの指定されたアドレスにデータを書き込むた
めの書き込み指示信号を出力するCPUと、アドレスデー
タがメモリのあらかじめ定められたアドレスを指定する
場合に第１の信号を出力するデコーダと、あらかじめ定
められたアドレスの指定が正規である場合にCPUにトリ
ガされ第２の信号を出力するワンショットフリップフロ
ップと、第１の信号を入力し、かつ、第２の信号が入力
しないとき、書き込み指示信号がメモリに入力するのを
禁止する論理回路手段とを備えて構成される。
以下実施例を示す図面を参照して本発明について詳細
に説明する。
に説明する。
第１図は、本発明のメモリ内容保護回路の一実施例を
示すブロック図である。
示すブロック図である。
この実施例は、常時は出力が“0"でありI/O13の端子P
0からトリガがかけられると一定時間出力が“1"になる
ワンショットフリップフロップ１と、アドレスバス15か
ら特定のアドレスデータを検出すると“1"を出力するデ
コーダ２と、ワンショットフリップフロップ１の出力の
反転信号とデコーダ２の出力とを入力するNANDゲート３
と、NANDゲート３の出力とCPU12の▲▼端子の状態
の反転信号とを入力し出力端がRAM11の端子▲▼に
接続されたNANDゲート４とを備えて構成されている。
0からトリガがかけられると一定時間出力が“1"になる
ワンショットフリップフロップ１と、アドレスバス15か
ら特定のアドレスデータを検出すると“1"を出力するデ
コーダ２と、ワンショットフリップフロップ１の出力の
反転信号とデコーダ２の出力とを入力するNANDゲート３
と、NANDゲート３の出力とCPU12の▲▼端子の状態
の反転信号とを入力し出力端がRAM11の端子▲▼に
接続されたNANDゲート４とを備えて構成されている。
11は第１図に示す実施例によって特定のアドレス（こ
のアドレスをＡとする）の記憶内用が保護されるRAM、1
2はRAM11にデータを書込むCPU、13はI/O、14はROMであ
り、RAM11、CPU12、I/O13、ROM14はアドレスバス15およ
びデータバス16によって相互接続されている。
のアドレスをＡとする）の記憶内用が保護されるRAM、1
2はRAM11にデータを書込むCPU、13はI/O、14はROMであ
り、RAM11、CPU12、I/O13、ROM14はアドレスバス15およ
びデータバス16によって相互接続されている。
RAM11は、その端子▲▼が“0"になると、アドレ
スバス15から入力するアドレスデータで指定されたアド
レスにデータバス16から入力するデータを書込む。CPU1
2は、RAM11にデータを書込むときその端子▲▼を
“0"にし、また、データを書込むアドレスがアドレスＡ
であるときはI/O13の端子P0を介してワンショットフリ
ップフロップ１をトリガし書込み時間中“1"を出力させ
る。デコーダ２は、アドレスバス15から入力するアドレ
スデータ中にアドレスＡを指定するアドレスデータを検
出すると“1"を出力する。
スバス15から入力するアドレスデータで指定されたアド
レスにデータバス16から入力するデータを書込む。CPU1
2は、RAM11にデータを書込むときその端子▲▼を
“0"にし、また、データを書込むアドレスがアドレスＡ
であるときはI/O13の端子P0を介してワンショットフリ
ップフロップ１をトリガし書込み時間中“1"を出力させ
る。デコーダ２は、アドレスバス15から入力するアドレ
スデータ中にアドレスＡを指定するアドレスデータを検
出すると“1"を出力する。
RAM11のアドレスＡにデータを書込むとき、ワンショ
ットフリップフロップ１およびデコーダ２は共に“1"を
出力するので、NANDゲート３出力は“1"になり、NANDゲ
ート４はCPU12の端子▲▼の状態（書込み指示信
号）をRAM11の端子▲▼にそのまま出力し、RAM11は
書込み可能になる。アドレスＡ以外のアドレスに書込む
ときは、デコーダ２出力が“0"であるからNANDゲート３
出力はやはり“1"になり、RAM11は書込み可能になる。C
PU12がRAM11の書込みを指示していないときは、CPU12の
端子▲▼の状態が“1"であり、NANDゲート４の出力
は“0"にはならないのでRAM11の書込みが行われること
はない。
ットフリップフロップ１およびデコーダ２は共に“1"を
出力するので、NANDゲート３出力は“1"になり、NANDゲ
ート４はCPU12の端子▲▼の状態（書込み指示信
号）をRAM11の端子▲▼にそのまま出力し、RAM11は
書込み可能になる。アドレスＡ以外のアドレスに書込む
ときは、デコーダ２出力が“0"であるからNANDゲート３
出力はやはり“1"になり、RAM11は書込み可能になる。C
PU12がRAM11の書込みを指示していないときは、CPU12の
端子▲▼の状態が“1"であり、NANDゲート４の出力
は“0"にはならないのでRAM11の書込みが行われること
はない。
CPU12が暴走してアドレスバス15のアドレスデータが
アドレスＡを指定し、CPU12の端子▲▼の状態が
“0"になっても、同時にCPU12がワンショットフリップ
フロップ１をトリガすることは非常にまれであるから、
このときNANDゲート３出力が“1"になる可能性はきわめ
て小さく、NANDゲート３出力が“0"であればRAM11の端
子▲▼が“0"にはならず（いいかえれば書込み端子
信号がRAM11へ入力するのを禁止する）、その結果、RAM
11は書込み不能になり、RAM11のアドレスＡの記憶内容
はCPU12の暴走から保護される。
アドレスＡを指定し、CPU12の端子▲▼の状態が
“0"になっても、同時にCPU12がワンショットフリップ
フロップ１をトリガすることは非常にまれであるから、
このときNANDゲート３出力が“1"になる可能性はきわめ
て小さく、NANDゲート３出力が“0"であればRAM11の端
子▲▼が“0"にはならず（いいかえれば書込み端子
信号がRAM11へ入力するのを禁止する）、その結果、RAM
11は書込み不能になり、RAM11のアドレスＡの記憶内容
はCPU12の暴走から保護される。
以上詳細に説明したように本発明のメモリ内容保護回
路は、書替え可能なメモリの特定のアドレスにデータを
書込もうとするとき信号を発生させ、この信号の発生が
ないと特定のアドレスへの書込みを禁止するので、この
特定のアドレスの記憶内容が書込み側の異常により破壊
されるのを防止できる効果がある。
路は、書替え可能なメモリの特定のアドレスにデータを
書込もうとするとき信号を発生させ、この信号の発生が
ないと特定のアドレスへの書込みを禁止するので、この
特定のアドレスの記憶内容が書込み側の異常により破壊
されるのを防止できる効果がある。
第１図は、本発明のメモリ内容保護回路の一実施例を示
すブロック図である。 １……ワンショットフリップフロップ、２……デコー
ダ、3,4……NANDゲート、11……RAM、12……CPU。
すブロック図である。 １……ワンショットフリップフロップ、２……デコー
ダ、3,4……NANDゲート、11……RAM、12……CPU。
Claims (1)
- 【請求項１】アドレスデータによってメモリの指定され
たアドレスにデータを書き込むための書き込み指示信号
を出力するCPUと、アドレスデータがメモリのあらかじ
め定められたアドレスを指定する場合に第１の信号を出
力するデコーダと、あらかじめ定められたアドレスの指
定が正規である場合に前記CPUにトリガされ第２の信号
を出力するワンショットフリップフロップと、前記第１
の信号を入力し、かつ、前記第２の信号が入力しないと
き、書き込み指示信号がメモリに入力するのを禁止する
論理回路手段とを備えたことを特徴とするメモリ内容保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004137A JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004137A JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01180054A JPH01180054A (ja) | 1989-07-18 |
| JP2944080B2 true JP2944080B2 (ja) | 1999-08-30 |
Family
ID=11576391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004137A Expired - Lifetime JP2944080B2 (ja) | 1988-01-11 | 1988-01-11 | メモリ内容保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944080B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133556A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | メモリの書込み保護方式 |
| JPS62200443A (ja) * | 1986-02-28 | 1987-09-04 | Canon Inc | 電子機器 |
| JPS6481057A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Memory device |
-
1988
- 1988-01-11 JP JP63004137A patent/JP2944080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01180054A (ja) | 1989-07-18 |
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