JPH0434185B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリに係り、特に多ビツト構
成のメモリにおけるメモリ制御用フラグデータに
よるメモリ制御手段に関する。

（従来の技術） 従来の半導体メモリ、たとえば多ビツト構成の
メモリ集積回路がコンピユータシステムの主メモ
リとしてプログラムを格納した状態で使用される
際に、プログラムの実行時にプログラムミスによ
りプログラムの暴走が発生すると、メモリ領域に
おける命令が格納されている領域に対して書き込
みが行なわれてプログラムの破壊が発生するおそ
れがあつた。さらに悪い事態として、上記プログ
ラムの破壊がトリガとなつて外部記憶装置（たと
えばデイスク装置）に対する書き込み命令が実行
された場合には、外部記憶装置の記憶データが破
壊されるおそれもある。

上記のようなプログラムのミスは、コンピユー
タシステムのユーザがプログラム作成に不慣れな
場合に現状では大いに起こり得ることであり、こ
のようなユーザプログラムのミスに起因するプロ
グラムの破壊を避けるために、メモリの所定のア
ドレス領域への書き込みを禁止する機能をメモリ
自身に持たせることが考えられている。その一例
として、アドレス入力が予め指定された書き込み
禁止アドレス領域内にあるか否かを判定し、禁止
アドレス領域内にあると判定した場合には書き込
み動作を禁止する禁止アドレス記憶・判定回路お
よび書き込み禁止制御回路をメモリ内に設ければ
よい。しかし、このようにすればメモリ周辺回路
のハードウエア上の負担が重くなるので不都合な
場合があり、別の手段により書き込み保護機能を
実現することが要望されていた。

（発明が解決しようとする問題点） 本発明は、上記したような要望を満たすべくな
されたもので、メモリ周辺回路のハードウエア上
の負担が比較的軽くて済む構成で書き込み保護機
能等のメモリ制御機能を持たせることが可能な半
導体メモリを提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、１つのアドレスに対応して複数ビツ
トからなるワード単位のリード・ライト動作をリ
ード・ライトモードに応じて選択的に行う多ビツ
ト構成の半導体メモリにおいて、前記ワードは本
来のワードデータとメモリ制御用フラグデータと
で構成され、このワードをメモリセルアレイにア
クセスさせる信号線間に各々設けられた入力ゲー
ト回路と、前記メモリセルアレイから前記ワード
が読み出される信号線間に各々設けられた出力ゲ
ート回路と、前記メモリセルアレイから読み出さ
れる前記メモリ制御用フラグデータと前記メモリ
セルアレイへの書き込み保護機能を活性化もしく
は非活性化させるプロテクト信号とを２入力とす
る第１の論理回路と、前記第１の論理回路の出
力、リード／ライト信号、チツプ活性化信号に応
じて前記入力ゲート回路を活性化もしくは非活性
化させる第１の制御信号を出力する書き込み制御
回路と、前記リード／ライト信号、チツプ活性化
信号に応じて前記出力ゲート回路を活性化もしく
は非活性化させる第２の制御信号を出力する第２
の論理回路と、前記メモリセルアレイから読み出
される前記メモリ制御用フラグデータを少なくと
も入力しそれに応じて書き込みエラー信号を生成
する第３の論理回路とを具備したことを特徴とす
る。

（作用） 前記メモリ制御手段は、アドレス入力が禁止ア
ドレス領域内にあるか否かを判定するための禁止
アドレス記憶・判定回路を必要とせず、本来のワ
ードデータに付加されたメモリ制御用フラグデー
タに基いて入力ワードデータの書き込み禁止、メ
モリセル読み出しデータの出力禁止等のメモリ自
身の機能を制御することが可能である。したがつ
て、メモリ周辺回路におけるハードウエア上の負
担が比較的軽くて済み、たとえば１チツプマイク
ロコンピユータなどに適用した場合にチツプ占有
面積を抑制することが可能である。

（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。図面は１つのアドレスに対応して複
数ビツトからなるワード単位のリード・ライト動
作を選択的に行なう多ビツト構成のリード・ライ
ト型メモリを示している。本例では、１ワードが
５ビツト構成であり、そのうち４ビツトに本来の
ワードデータが割り当てられ、残りの１ビツトに
上記本来のワードデータについての書き込み禁
止・許可を表わす書き込み禁止フラグデータが割
り当てられている。１はｎワードXmビツト構成
のメモリセルアレイ、２は行アドレス信号が入力
する行アドレスバツフア、３は上記アドレスバツ
フア２からの行アドレス信号をデコードしてメモ
リセルアレイ１の行線を選択する行デコーダ、４
は列アドレス信号が入力する列アドレスバツフ
ア、５はメモリセルアレイ１の列線に接続された
センスアンプおよび上記列アドレスバツフア４か
らの列アドレス信号をデコードして前記列線を選
択するための列デコーダを有するセンスアンプお
よび列デコーダ、６₁〜６₄は前記４ビツトのワー
ドデータが入出力するワードデータ入出力端子、
６₅は前記１ビツトの書き込み禁止フラグデータ
が入出力するフラグデータ入出力端子、７₁〜７₅
は上記入出力端子６₁〜６₅からの入力データをゲ
ート制御し、そのゲート出力を書き込みデータと
して前記列線に印加する入力ゲート回路、８₁〜
８₅はメモリセルアレイ１からの読み出しデータ
をゲート制御し、そのゲート出力を出力データと
して前記入出力端子６₁〜６₅に出力する出力ゲー
ト回路、９はチツプイネーブル信号が入力す
る端子、１０はリード・ライト（Ｒ／Ｗ）信
号が入力するＲ／Ｗ端子、１１はメモリの書き込
み保護機能の活性・非活性制御を行なうための１
ビツトの書き込み保護機能選択制御信号PROが
入力する制御入力端子である。１２は書き込み制
御回路であつて、前記制御入力端子１１の制御信
号入力および前記書き込み禁止フラグデータ用の
出力ゲート回路８₅の入力が導かれる二入力のア
ンド回路１３と、このアンド回路１３の出力およ
び前記端子９からの端子（ローレベルが活
性状態）および前記Ｒ／Ｗ端子１０からのＲ／Ｗ
信号（リード時にはハイレベル、ライトモード時
にはローレベル）がそれぞれ入力する負論理型の
三入力のナンド回路１４とからなり、その出力は
前記入力ゲート回路７₁〜７₅のゲート制御信号
（ハイレベルが活性状態）となる。１５は読み出
し制御回路であり、前記信号が一方の入力
（禁止入力）として導かれ、前記Ｒ／Ｗ信号が他
方の入力として導かれる二入力のゲート回路から
なり、その出力は前記出力ゲート回路８₁〜８₅の
ゲート制御出力（ハイレベルが活性状態）とな
る。１６はライトモードのときに前記書き込み禁
止フラグデータ用の出力ゲート回路８₅の入力が
“１”レベル（ハイレベル、書き込み禁止を表わ
す）になると、所定のタイミングで書き込みエラ
ー出力をメモリチツプ外に発生する誤書き込み検
出回路である。この誤書き込み検出回路１６は、
前記信号が一方の入力として導かれ、前記
Ｒ／Ｗ信号が他方の入力として導かれる負論理型
の二入力のナンド回路１７と、このナンド回路１
７の出力および前記書き込み禁止フラグデータ用
の出力ゲート回路８₅の入力および別途与えられ
る。サンプリング信号が入力する三入力のアンド
回路１８とからなる。

次に、上記メモリをマイクロコンピユータシス
テムの主記憶装置に使用する場合の動作について
説明する。先ず、ユーザにより高級言語で記述さ
れたソースプログラムがコンパイラによりオブジ
エクトプログラムに変換されたのち上記メモリの
ユーザによる使用領域として割り当てられたユー
ザ領域にロードされるものとする。この場合、ソ
ースプログラムのうち特定の領域におけるデータ
の書き換えを禁止するものとすれば、その旨をコ
ンパイラに指定しておくことによつて、上記禁止
領域のデータについては書き込み禁止フラグデー
タを“１”にし、その他の領域のデータについて
は書き込み禁止フラグデータを“０”にするよう
にコンパイルする機能をコンパイラに持たせてお
く。そして、このようにコンパイルされたプログ
ラムのロード時には、マイクロプロセツサ
（MPU）が書き込み保護機能選択制御信号PRO
を“０”レベル（非活性レベル）に設定する。こ
れにより、書き込み制御回路１２におけるアンド
回路１３の出力は“０”になり、このとき信
号は“０”、Ｒ／Ｗ信号は“０”であるのでナン
ド回路１４の出力（書き込み制御出力）は“１”
になり、入力ゲート回路７₁〜７₅が活性状態にな
り、入出力端子６₁〜６₅の入力データの書き込み
が通常のメモリにおけると同様に行なわれる。次
に、プログラムの実行に際して、書き込み保護機
能を働かすためにMPUは上記制御信号PROを
“１”レベルに設定する。このように書き込み保
護機能を働かせている状態において、リードモー
ドは通常のメモリと同様に行なわれるが、ライト
モード時には書き込み禁止領域（読み出し動作の
み許可する領域）に対するアクセスであるか否か
を書き込み禁止フラグデータに基いて自動的に判
定されて書き込み制御が行なわれる。即ち、ライ
トモード時において、先ず選択されたメモリセル
のデータが選択された列線を経て読み出され、こ
の読み出しデータのうちの書き込み禁止フラグデ
ータが書き込み制御回路１２に入力し、書き込み
禁止フラグデータが“０”（書き込み禁止データ
でない）の場合にはアンド回路１３の出力が
“０”になり、ナンド回路１４の出力（書き込み
制御出力）が“１”になり、入力ゲート回路６₁
〜６₅が活性化するので通常通り入力データの書
き込みが行なわれる。これに対して、上記読み出
しデータのうちの書き込み禁止フラグデータが
“１”（書き込み禁止データである）の場合、つま
りプログラム実行上のミスが存在した場合には、
書き込み制御回路１２のアンド回路１３の出力が
“１”になり、ナンド回路１４の出力（書き込み
制御出力）が“０”になり、入力ゲート回路７₁
〜７₅は非活性状態になるので入力データの書き
込みが防止される。これと同時に、前記読み出し
データのうちの書き込み禁止フラグデータ“１”
によつて誤書き込み検出回路１６から“１”レベ
ルの書き込みエラー出力が発生するようになる。
なお、上記ライトモードにおいては、読み出し制
御回路１５用のゲート回路の出力が“０”になる
ので出力ゲート回路８₁〜８₅は非活性状態になつ
ている。

なお、プログラムの実行中に、MPUから既に
書き込んでいる書き込み禁止データを書き換えた
り、新たに書き込み禁止データを書き込む必要が
生じた場合には、その書き込み禁止データのフラ
グを“１”にし、前記書き込み保護機能選択制御
信号PROを“０”にして書き込み保護機能を働
かせない状態にするようにMPUにより制御させ
ればよい。

上記メモリによれば、ワード構成を本来のワー
ドデータと書き込み禁止フラグデータとからなる
ようにし、書き込み禁止の対象となるデータ（た
とえばユーザプログラム中の書き込み禁止領域の
データ）については書き込み禁止フラグを“１”
にしてメモリに格納しておくことによつて、この
書き込み禁止対象となるデータに対する書き換え
が行なわれようとしたとき書き換えを防止すると
共にその旨を表わす書き込みエラー出力を発生す
ることができる。

したがつて、上記メモリをコンピユータシステ
ムの主記憶装置に使用して書き換え禁止データを
含むユーザプログラムをロードして実行させた場
合、プログラムの暴走によるプログラムの破壊と
か外部記憶データの破壊とか、その他の入出力装
置の誤動作などを防止することが可能になつて、
コンピユータシステムの信頼性を向上させること
ができると共にプログラムのバグの発見が容易に
なる。

また、上記メモリによれば、メモリ周辺回路に
おいては書き込み保護機能を実現するために書き
込み禁止フラグデータ用の入力ゲート回路７₅、
出力ゲート回路８₅および書き込み制御回路１２
内のアンド回路１３が増える程度であり、ハード
ウエア上の負担が軽くて済む。

したがつて、上記メモリはメモリ集積回路に適
用しても有効であるが、オンチツプメモリとして
形成する場合、たとえばMPUのような論理系集
積回路と同一チツプ上に形成する場合にチツプ上
の占有面積が小さくて済むので特に有効である。

なお、上記実施例では、１つのワードを本来の
ワードデータとこのワードデータに関する書き込
み禁止フラグデータとにより構成したが、上記書
き込み禁止フラグデータに代えてメモリ自身の機
能を制御するその他の制御フラグデータを割り当
てることによつて所望のメモリ制御機能を持たせ
るようにしてもよい。たとえば上記制御フラグデ
ータとしてリードモードにおける読み出し禁止・
許可を表わす読み出し禁止フラグデータを割り当
て、所定の読み出し禁止領域の一連のデータにつ
いては読み出し禁止フラグを“１”にしておくと
共に、プログラムの実行時には上記一連のデータ
を連続的に読み出すことがないようにプログラム
を作成しておくことによつて、プログラムの実行
時以外に上記一連のデータを読み出そうとすると
きに読み出し禁止フラグ“１”が連続的に読み出
されるようになるので、これを検知する回路を設
けておき、この回路の検知出力により出力ゲート
回路を非活性状態に制御するようにすれば、読み
出し禁止領域のデータの出力を禁止することが可
能になり、アプリケーシヨンプログラム等を不正
コピーから保護することが可能になる。また、前
記制御フラグデータとしてデータ消去禁止・許可
を表わすフラグデータを使用すれば、E²PROM
（電気的消去・再書き込み可能なPROM）におけ
る消去禁止データの誤消去を防止することが可能
になる。また、上記制御フラグデータとして２ビ
ツト以上を割り当てることによつて、二種類以上
のメモリ制御機能を持たせてその機能を選択する
ことが可能になる。

〔発明の効果〕

上述したように本発明の半導体メモリによれ
ば、メモリ周辺回路のハードウエア上の負担が比
較的軽い構成によつて書き込み禁止データ領域に
対する入力データの書き込みを防止する書き込み
保護機能等のメモリ自身に対する所望の制御機能
を持たせることができる。

【図面の簡単な説明】

図面は本発明の半導体メモリの一実施例を示す
構成説明図である。 ６₁〜６₅……入出力端子、７₁〜７₅……入力ゲ
ート回路、８₁〜８₅……出力ゲート回路、１１…
…書き込み保護機能選択制御信号入力端子、１２
……書き込み制御回路、１６……誤書き込み検出
回路。

Claims (1)

1. 【特許請求の範囲】 １ １つのアドレスに対応して複数ビツトからな
   るワード単位のリード・ライト動作をリード・ラ
   イトモードに応じて選択的に行う多ビツト構成の
   半導体メモリにおいて、 前記ワードは本来のワードデータとメモリ制御
   用フラグデータとで構成され、このワードをメモ
   リセルアレイにアクセスさせる信号線間に各々設
   けられた入力ゲート回路と、 前記メモリセルアレイから前記ワードが読み出
   される信号線間に各々設けられた出力ゲート回路
   と、 前記メモリセルアレイから読み出される前記メ
   モリ制御用フラグデータと前記メモリセルアレイ
   への書き込み保護機能を活性化もしくは非活性化
   させるプロテクト信号とを２入力とする第１の論
   理回路と、 前記第１の論理回路の出力、リード／ライト信
   号、チツプ活性化信号に応じて前記入力ゲート回
   路を活性化もしくは非活性化させる第１の制御信
   号を出力する書き込み制御回路と、 前記リード／ライト信号、チツプ活性化信号に
   応じて前記出力ゲート回路を活性化もしくは非活
   性化させる第２の制御信号を出力する第２の論理
   回路と、 前記メモリセルアレイから読み出される前記メ
   モリ制御用フラグデータを少なくとも入力しそれ
   に応じて書き込みエラー信号を生成する第３の論
   理回路と を具備することを特徴とする半導体メモリ。 ２ 前記メモリ制御用フラグデータは、本来のワ
   ードデータについての書き込み禁止または許可を
   表わす書き込み禁止フラグデータであり、前記書
   き込み制御回路はライトモード時に上記書き込み
   禁止フラグデータを判定し、書き込みを防止する
   ことを特徴とする前記特許請求の範囲第１項記載
   の半導体メモリ。