JPS63650A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリに係り，特に多ビット構成のメモ
リにおけるメモリ制御用フラグデータによるメモリ制御
手段に関する。

（従来の技術） 従来の半導体メモリ、九とえば多ビット構成のメモリ集
積回路がコンビエータシステムの主メモリとしてプログ
ラムを格納した状態で使用さｎる際に、プログラムの実
行時にプログラムミスによりプログラムの暴走が発生す
ると、メモリ領域における命令が格納されている領域に
対して書き込みが行なわれてプログラムの破壊が発生す
るおそれがあった。さらに悪い事態として、上記プログ
ラムの破壊がトリがとなって外部記憶装置（たとえばデ
ィスク装置）に対する書き込み命令が実行された場合に
は、外部記憶装置の記憶データが破壊されるおそ几もあ
る。

上記のようなプログラムのミスは、コンピュータシステ
ムのユーザがプログラム作成に不慣ｎな場合に現状では
大いに起こり得ることであｐ、このようなニーザブログ
ラムのミスに起因するプログラムの破壊を避けるために
、メモリの所定のアドレス領域への書き込み１に禁止す
る機能をメモリ自身に持たせることが考えられている。

その−例として、アドレス入力が予め指定されたξき込
み来止アドレス領域内にあるか否かを判定し、禁止アド
レス領域内に凌・ると判定した場合には書き込み動作を
削正する禁止アドレス記憶・判定回路および書き込み禁
止制御回路をメモリ内に設ければよい、しかし、このよ
うにすればメモリ周辺回路のハードウェア上の負担が重
くなるので不都合な場合があり、別の手段によシ書き込
み保護機能を実現することが要望されていた。

（発明が解決しようとする問題点） 本発明は、上記し念ような要望を満たすべくなされたも
ので、メモリ周辺回路の−・−ドウエア上の負担が比較
的軽くて済む構成で誓き込み保護機能等のメモリ制御機
能を持たせることがＯＴ能な半導体メモリを提供するこ
とを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、１つのアドレスに対応して値数ビットからな
るワード単位のリード・ライト動作をリードライトモー
ドに応じて選択的に行なう多ビット構成の半４体ノそり
において、前記ワードは本来のワードデータとメモリ制
御用フラグデータとから構成されており、メモリセルア
レイからの読み出しデータ中のメモリ制御用フラグデー
タに基いてメモリ自身の所定の機能を制御するメ七り制
御手段を具備することを特徴とするものであり、さらに
必要に応じて上記メモリ制御手段の活性・非活性状態を
制御入力に基いて選択制御する手段を設けたものである
。

（作用） 前記メモリ制御手段は、アドレス入力が禁止“　アドレ
ス領域内にあるか否かを判定する几めの禁止アドレス記
憶・判定回路を必要とせず、本来のワードデータに付加
されたメモリ制御用フラグデータに基いて入カワードダ
ータの優き込み禁止、メモリセル読み出しデータの出力
端と等のメモリ自身の機能を制御することが可能である
。したがって、メモリ周辺回路に２けるハードウェア上
の負担が比較的軽くて済み、九とえはｌチップマイクロ
コンピュータなどに適用した場合にチップ占有面積を抑
制することが可能である。

（犬施例） 以下、図［１ｌｒｆｃ参照して本発明の一実施例を詳細
に説明する。図面は１つのアドレスに対応して複数ビッ
トからなるワード単位のリード・ライト動作を選択的に
行なう多ビット構成のリード・ライト型メモリを示して
いる。本例では、１ワードが゛５ビット構成であシ、そ
のうち４ピツトに本来のワードデータが割り当てらル、
残りの１ビットに上記本来のワードデータについての書
き込み禁止・許可を表わす書き込み禁止フラグデータが
割× ｇ当てられている。１はｉワード＜ｍビット構成のメモ
リセルアレイ、２は行アドレス１号が入力する行アドレ
スバッファ、３は上記アドレスバッファ２からの行アド
レス信号をデコードしてメモリセルアレイ１の行線を選
択する行デコーダ、４は列アドレス信号が入力する列ア
ドレスバッフ１．５はメモリセルアレイ１の列線に接続
さｎたセンスアンプおよび上記列アドレスバッファ４か
らの列アドレス信号をデコードして前記列線を選択する
ための夕１１デコーダ″に！するセンスアンプおよび列
デコーダ％　６１〜６４は前記４ピツトのワードデータ
が入出力するワードデータ入出力端子、６１１は前記１
ピツトの書き込み禁止フラグデータが入出力するフラグ
データ入出力端子、７１〜７．は上記入出力端子６．〜
６Ｉからの入力データをゲート制御し、そのゲート出力
を書き込みデータとして前記列線に印加する入力ゲート
回路、８．〜８ｓはメモリセルアレイ１からの読み出し
データをゲート制御し、そのゲート出力を出力データと
して前記入出力端子６１〜６．に出力する出力ゲート回
路、９はチップイネーブル信号ＣＥが入力するＣＢ端子
、１０はリード・ライト（Ｒ／Ｗ）信号が入力するＲ／
Ｗ端子、１１はメモリの１き込み保護機能の活性・非活
性制ａｔ行なうための１ピツトの書き込み保護機能選択
制＠１ｉ号ＰＲＯが入力する制御入力端子である。１２
は書き込み制御回路であって、前記制御入力端子１ノの
制御信号入力および前記書き込み禁止フラグデータ用の
出力ゲート回路８！の入力が導かれる二人力のアンド回
路１３と、このアンド回路Ｊ３の出力および前記正Ｔ端
子９からの１１５号（ローレベルが活性状態）ｊ？よび
前記Ｒ／Ｗ端子１０からのＲ／Ｗ信号でり“ミド時には
−・イレペル、ライトモード時にはローレベル）がそれ
ぞれ入力する負論理型の三入力のナンド回路１４とから
なり、その出力は前記入力ゲート回路７□〜７．のゲー
ト制御信号（−・イレペルが活性状態）となる、、１５
は読み出し制御回路であり、前記ＣＢ倍信号一方の入力
（禁止入力）として導か几、前記Ｒ／Ｗ信号が他力の入
力として導かれる二人力のゲート回路からなり、その出
力は前記出力ゲート回路８１〜８１のゲート制御出力（
ハイレベルが活性状態）となる。Ｊ６はライトモードの
ときに前記書き込み禁止フラグデータ用の出力ゲート回
路８Ｉの入力が″１″レベル（ハイレベル、書き込み禁
止ｔ−ｆｉわす）になると、所定のタイミングで暑き込
みエラき呉 前記ＣＢ倍信号一方の入力として専か几、前記Ｒ／Ｗ信
号が北方の入力として導かｎる負論理型の二人力のナン
ド回路１７と、このナンド回路１７の出力および前記書
き込み禁止フラグデータ用の出力ゲート回路８−の入力
２よび別途与えられる。。

サーブリング信号が入力する三入力のアンド回路１８と
からなる。

次に、上記メモリをマイクロコンピュータシステムの主
記憶装置に使用する場合の前作について説明する。先ず
、ユーザにより高級言語で記述さ几たソースプログラム
がコンパイラによりオブジェ″クトプログラムに変換さ
几たのち上記メモリのユーザによる使用領域として割り
当てらルたユーザ領域にロードさ几るものとする。この
場合、ソースプログラムのうち特定の領域におけるデー
タの書き換えを禁止するものとす几ば、その旨をコンパ
イラに指定しておくことによって、上記禁止領域のデー
タについては書き込み系止フラグデータｔ−’″ｌ″に
し、その他の領域のデータについては書き込み禁止フラ
グデータを′Ｏ“にするようにコンパイルする機能をコ
ンパイラに持九七でおく。そして、このようにコンパイ
ルさｆＬ比プログラムのロード時には、マイクロプロセ
ップ（ＭＰＵ）が書き込み保護機能選択制御信号ＰＲＯ
ｉ″′０”レベルＣ非活性レベル）に設定する。これに
ょジ、書き込み制（財）回路１２におけるアンド回路１
３の出力は＠０′″になジ、このときＣＢ倍信号”Ｏ”
、Ｒ／Ｗ信号はｌＴｏ＃であるのでナンド回路１４の出
力（ｉｔき込み制御出力）は′１″になり、入力ゲート
回路７．〜７．が活性状態になり、入出力端子６１〜６
．の入力データの書き込みが通常のメモリにおけると同
様に行なゎする。次に、プログラムの実行に際して、書
き込み保護機能ｔ−働かすためにＭＰＵは上記制御信号
ＰＲＯ七′″１′″レベルに設定する。このように６き
込み保護機能を働かせている状態において、リードモー
ドは通常のメモリと同様に行なわ几るが、ライトモード
時には書き込み禁止領域（読み出し動作のみ許可する領
域）に対するアクセスであるか否かヲ書き込み禁止フラ
グデータに基いて自製的に判定されて書き込み制御が行
なわれる。即ち、ライトモード時において、先ず選択さ
ｎたメ七リセルのデータが選択された列線を経て読み出
さｎ、この読み出しデータのうちの県き込み禁止フラグ
データが書き込み制御回路１２に入力し、書き込み禁止
フラグデータが“Ｏ”　（書き込み禁止データでない）
の場合にはアンド回路１３の出力が′０′″になシ。

ナンド回路１４の出力（書き込み制御出力）が′１″に
なり、入力ゲート回路６．〜６ｇが活性化するので通常
通り人力データのｉき込みが行なわれる。

これに対して、上記読み出しデータのうちの書き込み禁
止フラグデータが”ｌ”（書き込み禁止データである）
の場合、つまりプログラム実行上のイスが存在した場合
には、書き込み制御回路１２のアンド回路１３の出力が
′１２になり、ナンド回路１４の出力（ＩＦき込み制御
出力）が１０′″になり、入力ゲート回路７１〜７．は
非活性状態になるので入力データの書き込みが防止さｎ
る。こｎと同時に、前記読み出しデータのうちの誓き地
線 み禁止フラグデータ″１′″によって禮４Ｉ色込み噴出
回路１６から”ｌ”レベルの書き込みエラー出力が発生
するようになる。なお、上記ライトモードにおいては％
読み出し制御回路１５用のゲート回路の出力が＠０″に
なるので出力ゲート回路“〜“１”９２”１−°１〜・
　　ゎ なお、プログラムの実行中に％ＭＰＵから館に書き込ん
でいる書き込み禁止データをｉＦ＠換えたり、新たに書
き込み禁止データｔｅａ込む必要が生じた場合には、そ
のｉｆ！ｉ込み禁止データのフラグを１１″にし、前記
ｖＩき込み保護機能選択制御信号ＰＲＯｔ−”０’にし
て書き込み保護機能を働かせない状態にするようにＭＰ
Ｕにより制御させればよい。

上記メモリによｎば、ワード構成を本来のワードデータ
と薔き込み禁止フラグデータとからなるようにし、蓄き
込み頻出の対象となるデータ（たとえばユーザプログラ
ム中の釜き込み禁止領域のデータ）については４Ｆき込
み禁止フラグを′１″にしてメモリに格納しておくこと
によって、この誓き込み禁止対象となるデータに対する
薔き換えが行なわ几ようとしたときに書き換えを防止す
ると共にその旨を表わすＪ！込みエラー出力を発生する
ことができる。

したがって、上記メモリをコンピュータシステムの主記
憶装置に使用して−ＪＩき換え禁止データを含むユーザ
プログラムをロードして実行させた場合、プログラムの
暴走によるプログラムの破壊とコンピュータシステムの
信頼性を向上させることができると共にプログラムのバ
グの発見が容易になる。

また、上記メモリによれば、メモリ周辺回路においては
舊き込み保ａ機能を実現するた峠にＪＦＩｉ込み禁止フ
ラグデータ用の入力ゲート回路７１、出力ゲート回路８
ｓｉ？よび書き込み制御回路１２内のアンド回路１３が
増える８度であり、ハードウェア上の負担が軽くて済む
。

したがって、上記メモリにメモリ集積回路に適用しても
有効であるが、オンチップメモリとして形成する場合、
たとえばＭＰＵのような論理系集積回路と同一チップ上
に形成する場合にチップ上の占Ｍ面積が小さくて済むの
で特に有効である。

なお、上記実施例では、１つのワードを本来のワードデ
ータとこのワードデータに関する書籾込み禁止フラグデ
ータとにより構成したが、上記書き込み禁止フラグデー
タに代えてメモリ自身の機能を制御するその他の制御フ
ラグデータを割り当てることによって所望のメモリ制御
機能を持たせるようにしてもよい。たとえば上記制御フ
ラグデータとしてリードモードにおける読み出し禁止・
許可を表わす読み出し禁止フラグデータを割り当て、所
定の読み出し禁止領域の一連のデータについては読み出
し禁止フラグｔ−”１″にしておくと共に、プログラム
の実行時には上記−連のデータを連続的に読み出すこと
がないようにプログラムを作成しておくことによって、
プログラムの実行時以外に上記−連のデータを読み出そ
うとするときに読み出し禁止フラグ１１“が連続的に読
み出されるようになるので、こｎ′ｔ−慣知する回路を
設けておき、この回路の、倹知出力により出力ゲート回
路を非活性状態に制御するようにすれば、読み出し禁止
領域のデータの出力を禁止することが可能になり、アブ
リケーシッンプログラム等を不正コピーから保護するこ
とが可能になる。また、前記制御フラグデータとしてデ
ータ消去禁止・許可能になる。ま之、上記制御フラグデ
ータとして２ビット以上を割り当てることによって、二
Ｊ１＄以上のメモリ制御機能を持たせてその機能を選択
することが可能になる。

〔発明の効果〕

上述し念ように本発明の半導体メモリによれば、メモリ
周辺回路のハードウェア上の負担が比較的軽い構成によ
って書き込み禁止データ領域に対する入力データの誉き
込みを防止する６き込み保護機能等のメモリ自身に対す
る所望の制机＋Ｂ能を持たせることができる。

【図面の簡単な説明】

図面は本発明の半導体メモリの一実施例を示す構成説明
図である。

Claims (4)

【特許請求の範囲】
1. （１）１つのアドレスに対応して複数ビットからなるワ
   ード単位のリード・ライト動作をリード・ライトモード
   に応じて選択的に行なう多ビット構成の半導体メモリに
   おいて、前記ワードは本来のワードデータとメモリ制御
   用フラグデータとから構成されており、メモリセルアレ
   イからの読み出しデータ中のメモリ制御用フラグデータ
   に基いてメモリ自体の所定の機能を制御するメモリ制御
   手段を具備することを特徴とする半導体メモリ。
2. （２）前記メモリ制御手段の活性・非活性状態を制御入
   力に基いて選択制御するメモリ制御機能選択制御手段を
   さらに具備することを特徴とする前記特許請求の範囲第
   １項記載の半導体メモリ。
3. （３）前記メモリ制御用フラグデータは、本来のワード
   データについての書き込み禁止または許可を表わす書き
   込み禁止フラグデータであり、前記メモリ制御手段はラ
   イトモード時に上記書き込み禁止フラグデータを判定し
   、書き込み禁止を表わすフラグのときには入力ワードデ
   ータの書き込みを防止する書き込み防止手段であること
   を特徴とする前記特許請求の範囲第１項記載の半導体メ
   モリ。
4. （４）前記書き込み禁止フラグデータを判定した結果、
   書き込み禁止を表わすフラグのときは書き込みエラー出
   力を発生する誤書き込み横出回路をさらに具備すること
   を特徴とする前記特許請求の範囲第３項記載の半導体メ
   モリ。