JPS63266562A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、不揮発性記憶装置、更にはそれにおけるデー
タの保護技術に関し、例えばＩＣカードに搭載可能なデ
ータ処理システムに適用して有効な技術に関するもので
ある。

〔従来技術〕

ＭＮＯＳ　（メタル・ナイトライド・オキサイド・セミ
コンダクタ）を記憶素子とするようなＥＥＰＲ°○Ｍ（
エレクトリカリ・イレイザブル・アンド・プログラマブ
ル・リード・オンリ・メモリ）は、電気的に書き換え可
能であるが、その反面必要な情報が消去されてしまう虞
がある０例えばＥＥＰＲＯＭのような半導体不揮発性記
憶装置を内蔵したシングルチップマイクロコンピュータ
を所ｆｉＩＣカードに搭載した場合、前記不揮発性記憶
装置にはＩＤ情報のような識別情報や金銭情報などを記
憶させておくことができる。しかしながら、そのような
ＩＣカードにおいて、必要な慨報の誤消去、誤書き換え
、不正なアクセス、更には改ざんの虞があった。特に、
前記不揮発性記憶装置がプログラム格納領域をも兼ねる
場合には、ＩＤ情報のようなデータだけではなくプログ
ラムデータに関しても上記同様誤消去の虞があり、それ
によってマイクロコンピュータ自体の動作に対してもそ
の信頼性が阻害される虞があった。

そこで、不揮発性記憶装置の格納データを保護する観点
から、セキュリティー用ビットを設け、このビットの状
態によって外部からのアクセスを禁止することができる
方式が提案されている。斯る方式としては、例えば、１
９８３年３月３日発行の「エレクトロニック・デザイン
Ｊ　Ｐ１２３乃至Ｐ１２８に記載されているように、通
常の書き換えを目的とする記憶素子群とは分離させた書
き込み専用のセキュリティーレジスタを設け、このレジ
スタの特定ビットの状態により、記憶素子群へアクセス
を禁止することができるようにしだものである。この場
合、セキュリティーレジスタを書き換え可能な記憶素子
で構成する技術は、セキュリティーレジスタの消去動作
を、記憶素子群の全面同時消去動作のときにだけ可能と
する構成にされていて、これによって記憶素子群に対す
る保護情報がセキュリティーレジスタに書き込まれた後
は、記憶素子群の記憶情報を破壊しなければ当該記憶素
子群に対してアクセスすることができないようになって
いる。

〔発明が解決しようとする問題点〕

しかしながら、上記した技術では、記憶情報の読み出し
を許可しながら、１度書き込んだ情報の書き換えを禁止
するような保護機能については何ら考慮されていない。

更に、上記技術は、記憶素子群全体を１単位として動作
する保護機能であるため１部分的に且つ小容量に分割し
た各領域ごとに格納情報の保護を実行することができず
、同一の記憶装置に１通常データ、ソフトウェア・プロ
グラム、或いはＩＤ情報などの異なる記憶情報を記憶し
て、それらに個別的に異なった保護機能を与えるような
ことはできなかった。即ち１通常データは、通常動作で
必要に応じて要保存のデータとして少量づつ不揮発性記
憶装置に書き込まれるのに対し、ソフトウェア・プログ
ラム及びＩＤ情報などは、製造後に一回限り書き込まれ
るか、又は書き換え頻度は極めて少ない。前者について
の保護は要保存のデータが発生した場合に一時的に解除
することが可能であり、且つ、要保存のデータの書き込
み終了後には再び保護動作を実行させることが必要とさ
れる。後者についての保護動作は、半永久的又は容易に
解除されないことが必要とされる。したがって１本発明
者らの検討に依れば、上記のような不揮発性記憶装置に
対するデータの保護は、ソフトウェア・プログラム又は
ＩＤ情報などの書き込みが必要とされる状態（例えば初
期状態）、通常データの書き込みが必要とされる状態、
及び書き込みが必要とされない状態の３つの状態に応じ
て実施可能であることが要求され、且つ、前記第２の状
態は一時的であってそれに呼応してその状態における保
護も一時的であることが要求される。

本発明者らの検討に依れば、上記要求は、２つの不揮発
性記憶装置を有し、その一方に通常データ、他方にソフ
トウェアプログラムやＩＤ情報などを記憶すると共に、
前者に揮発性記憶素子で構成したセキュリティーレジス
タ、後者に不揮発性記憶素子で構成したセキュリティー
レジスタを夫々付加し、夫々のレジスタ内の特定のビッ
トの状態に応じて不揮発性記憶装置に対するデータの読
み出し、書き込み、又は消去の動作を禁止可能な構成に
よって満足させることができる。

しかしながら、このような構成にあっては、通常データ
、及びソフトフェア・プログラムの記憶容量が不揮発性
記憶装置の記憶容量によって制限されるため１通常デー
タの記憶容量を小さくしてソフトウェア・プログラムの
記憶容量を大きくする。或いはその逆にするというよう
な態様の要求に応するには、２つの不揮発性記憶装置の
記憶容量を共に大きくしておかなければならず、ハード
ウェアの利用効率が悪化してしまう。更に、２つの不揮
発性記憶装置は、夫々電圧制御回路や高電圧ドライバ回
路などを独立に有するためにハードウェア規模の増大を
招いてしまう。これらの検討事項は、特にＩＣカードな
どに適用される場合、プラスティックカード内に搭載さ
れる半導体集積回路の物理的な規模の増大がカード基板
の強度を低下させることになるため無視することができ
ない問題とされる。

本発明の目的は、ハードウェア的な規模の増大を最小限
度に抑えつつ、前記した問題点を解決し、不揮発性記憶
装置のアクセスに対してに各種の保護機能を与えること
ができると共に、記憶データの種類に応じて適切な保護
を与えることができる半導体集積回路を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

（問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、１つの不揮発性記憶装置に複数の保護手段を
与え、少なくとも１つの保護手段が不揮発性記憶装置全
体を保護の単位とされず、且つ、少なくとも１つの保護
手段を随時その保護機能を解除可能に構成するものであ
る。

〔作　用〕

上記した手段によれば複数の保護手段が１つの不揮発性
記憶装置に設けられることにより、ハードウェア的な規
模の増大を抑制し、且つ夫々の保護手段の機能によって
、不揮発性記憶装置のアクセスに対する各種の保護機能
と、所定の記憶容量単位での保護を達成するものである
。

〔実施例１〕 第４図は本発明が適用される不揮発性記憶装置の基本的
な構成を示すブロック図である。同図に示される不揮発
性記憶装置１は、特に制限されないがＥＥＰＲＯＭのよ
うな電気的に書き込み消去可能な半導体メモリである。

第４図において１１はＭＮＯＳのような記憶素子がマト
リクス配置された記憶素子群、１２は記憶素子群１１か
ら所定の記憶素子を選択するアドレスデコーダ、１３は
アドレシングされた記憶素子から読み出されるデータを
増幅するセンスアンプ、１４はアドレシングされた記憶
素子に書き込み消去電圧を供給する書き込み消去電圧制
御回路である。この不揮発性記憶装置１は、アドレスデ
コーダ１２にアドレス信号７１が与えられ、それによっ
てアドレシングされた記憶素子に書き込みデータ７２が
与えられると共に、書き込み消去電圧制御回路１４に書
き込み信号７４１が与えられると、データの書き込みが
実行される。また、アドレスデコーダ１２にアドレス信
号７１が与えられ、且つ、書き込み制御電圧制御回路１
４に消去信号７５１が与えられると、アドレシングされ
た記憶素子に対するデータの消去が実行される。一方、
アドレスデコーダ１２にアドレス信号７１が与えられる
と共に読み出し信号７３が与えられると、それによって
アドレシングされた記憶素子から出力されるデータがセ
ンスアンプ１３で増幅されて読み出される。

第５図は第４図の不揮発性記憶装置１に対する書き込み
消去動作の一般的なタイムチャートを示す説明図である
。第５図によれば、記憶素子群１１に対する書き込み消
去は、アドレス信号７１が与えられると共に消去信号７
５１が入力されることによって、指定アドレスの記憶素
子のデータが消去される。そして、書き込み信号７４１
と書き込みデータ７２が供給されることによって、指定
アドレスの記憶素子にデータの書き込みが行われる。

゛第６図は上記書き込み消去電圧制御回路１４の一例を
示す回路図である。この書き込み消去電圧制御回路１４
は、記憶素子群１１に含まれる各記憶素子の制御端子に
書き込み及び消去に必要な高電圧ＶＰＰを供給する回路
であり、ダイオード接続されたＮチャンネル型の負荷Ｍ
Ｏ８ＦＥＴＱＩとＮチャンネル型の制御ＭＯ８ＦＥＴＱ
２とが回路の接地端子とＶＰＰ端子との間に直列接続さ
れ、制御ＭＯ８ＦＥＴＱ２のゲート電極に上記書き込み
信号７４１及び消去信号７５１が供給され、それが動作
指示レベルとしてのハイレベルにされることに呼応して
、出力端子Ｖ　ｏ　ｕ　ｔから書き込み消去電圧Ｖｐｐ
を出力する。

第７図は上記不揮発性記憶装置１を含むシングルチップ
マイクロコンピュータのブロック図である。

第７図に示されるシングルチップマイクロコンピュータ
１０は、特に制限されないが、公知の半導体集積回路製
造技術によって１つの単結晶シリコン基板に形成されて
いる。同図において２は中央処理装置、３はプログラム
を格納するリード・オンリ・メモリ、４はデータを格納
するランダム・アクセス・メモリ、５は周辺回路、６は
入出力回路である。

上記中央処理装置２は、情報処理装置であって、その主
要構成ブロックが代表的に示されている。

即ち、２１はアキュムレータ、２２はインデックスレジ
スタ、２３はコンディションコードレジスタ、２４はス
タックポインタ、２５はプログラムカウンタ、２６は算
術論理演算ユニットである。

斯る中央処理装置２は既に公知であり、本願発明とは直
接関係がないから、それ以上の詳細な説明を省略する。

上記リード・オンリ・メモリ３は、読み出し専用の記憶
装置であって、各種情報処理のためのプログラムが格納
されている。

上記ランダム・アクセス・メモリ４は、リード・ライト
可能な記憶装置であって、中央処理装置２のワークエリ
ア、又はデータの一時記憶エリアとして利用される。

上記周辺装置５は、特に制限されないが、タイマ、シリ
アルコミュニケーションインタフェースなどとされる。

上記入出力回路６は、各種のポートによって構成され、
データを外部との間でパラレル入出力する。

以上の各機能ブロックは、中央処理装置２を中心にデー
タバス及びアドレスバスによって構成される内部バス７
で相互に接続される。

不揮発性記憶装置１に対する書き込み消去に要する時間
は、中央処理装置２の単位動作時間に比べて比較的長い
ため、上記シングルチップマイクロコンピュータ１０に
は、特に制限されないが、不揮発性記憶装置１の書き込
み消去期間中に所定のアドレス及びデータを保持するラ
ッチ回路１５と、中央処理装置２から独立的に書き込み
消去制御を行うシーケンス制御回路１６が更に設けられ
ている。例えば、不揮発性記憶装置１に対する書き込み
は、中央処理装置２から不揮発性記憶装置１に、書き込
み信号、アドレス信号、及びデータが与えられることに
より、シーケンス制御回路１６が起動され、ラッチ回路
１５に所定のアドレス信号がラッチされると共に、不揮
発性記憶装置１にアドレス信号及び消去信号が与えられ
て指定アドレスの記憶素子に対して消去が行われる。所
定時間経過後に消去動作が終了されて、データ及び書き
込み信号が与えられると、指定アドレスにデータの書き
込みが行われ、所定時間経過後に書き込み動作が終了さ
れる。書き込み消去期間中、不揮発性記憶装置１は、中
央処理装置２及びその他の機能ブロックから動作上切り
離される。尚、不揮発性記憶装置１に対する消去は、記
憶素子の消去状態に呼応するデータ（例えばレベル「１
」のデータ）を与えるようにしてもよい、その場合に、
シーケンス制御回路１６に適宜のフラグを設定し、その
フラグがセット状態にされたときに消去動作だけを可能
にするようにしてもよい。

第１図は本発明の第１実施例である不揮発性記憶装置を
示すブロック図である。同図に示される不揮発性記憶装
置の基本構成は上記第４図で説明した不揮発性記憶装置
の構成に従う。

第１図において８１は書き込み消去制御レジスタ、８２
は保護情報記憶レジスタ、８３は電源電圧検出回路であ
る。

上記書き込み消去制御レジスタ８１は、随時書き込み可
能なフリップフロップのような不揮発性記憶素子によっ
て構成され、その制御端子に「１」が供給されるとセッ
ト状態にされ、書き込みから所定時間経過後にはクリア
状態とされる。また。

制御端子に「Ｏ」が供給されてもクリア状態を採り得る
。書き込み消去レジスタ８１の出力信号φ、は、クリア
状態で「Ｏ」、セット状態で「１」とされる、この出力
信号φ１は、読み出し指示信号７３、書き込み信号７４
１、消去信号７５１が夫々入力される２人力型アンドゲ
ート回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３に供給される。

それにより、出力信号φ１がロウレベルにされると、夫
々のアンドゲート回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３の
出力信号は、読み出し指示信号７３、書き込み信号７４
１、消去信号７５１のレベルとは無関係にロウレベルに
固定される。また、出力信号φ、がハイレベルにされる
と、夫々のアンドゲート回路ＡＮＤ１、ＡＮＤ２、ＡＮ
Ｄ３の出力信号は、読み出し指示信号７３、書き込み信
号７４１、消去信号７５１のレベルに呼応して変化され
る。したがって、不揮発性記憶装置１に対するデータの
読み出し、書き込み、及び消去動作は、書き込み消去レ
ジスタ８１にデータ「１」が設定されている場合（セッ
ト状態）に可能とされ、且つ、書き込み及び消去動作は
、書き込み消去レジスタ８１のセット状態が書き込みか
ら所定時間経過後にクリア状態にされる以前に可能とさ
れる。このように、書き込み消去動作は、書き込み消去
レジスタ８１がセット状態に保たれる所定の期間にだけ
実行可能とされ、その操作手順が単純ではないことから
、ソフトウェア・プログラムの暴走などによって不揮発
性記憶装置１に対する誤書き込み及び誤消去の発生が防
止される。

上記保護情報記憶レジスタ８２は、特に制限されないが
、４個のフリップフロップのような不揮発性記憶装置の
集合として構成され、夫々「１」。

「Ｏ」が書き込まれることによって、セット状態。

クリア状態とされ、新たな状態設定が行われるまでその
状態を保持する。なお、保護情報記憶レジスタ８２を構
成する各単位レジスタ８２１，８２２．８２３，８２４
に対するクリア状態は、リセット信号７７がアクティブ
にされることによって同時に実行されるようになってい
る。

不揮発性記憶素子群１１のアレイは、上記保護情報記憶
レジスタ８２を構成する各単位レジスタ８２１．８２２
，８２３，８２４に対応して４分割されて、夫々メモリ
バンク１１１，１１２，１１３．１１４を構成する。更
に、それに呼応してアドレスデコーダ１２も４個のユニ
ット１２１゜１２２．１２３，１２４に分割構成されて
いる。

アドレスデコーダ１２の各分割ユニット１２１゜１２２
．１２３，１２４は、一方の入力端子に上記単位レジス
タ８２１，８２２，８２３，８２４の出力信号φ、□１
．φ６□２．φ、１．φ、２４が入力される２人力形式
のアンドゲート回路ＡＮＤ１□、。

ＡＮＤ工２□、ＡＮＤ１□、、ＡＮＤ□□を介して供給
される。これにより、選択的にセット状態にされた単位
レジスタ８２１，８２２，８２３，８２４に呼応するメ
モリバンク１１１，１１２，１１３゜１１４の内の所定
のものに対してだけアドレシングが可能とされるから、
４分割されたメモリバンクを夫々適宜にデータ領域やプ
ログラム領域に割り当てる場合に、プログラム領域のよ
うな所定のメモリバンクに対してだけアクセスを禁止す
る制御を、４分割されたメモリバンクを１単位とじて任
意の組合せで自由に行うことができる。

上記電源電圧検出回路８３は、電源電圧が投入されたこ
とを検出すると、保護情報記憶レジスタ８２にリセット
信号を供給して各単位レジスタ８２１．８２２，８２３
，８２４をクリア状態に制御する。したがって、電源電
圧が投入されると、不揮発性記憶素子群１１に対して書
き込み及び消去動作が禁止される。

次に上記実施例の動作を第７図をも含めて説明する。

゛先ず、電源電圧の投入後、ソフトウェアプログラムを
介して不揮発性記憶装置１にデータエリアを設定し、そ
のエリアに対応する保護情報記憶レジスタ８２の単位レ
ジスタ８２１，８２２，８２３．８２４を全部又は一部
セット状態にして、データの書き込み消去可能な状態に
する。プログラムエリアに対応する保護情報記憶レジス
タ８２の内の所定の単位レジスタ８２１，８２２，８２
３゜８２４に対してはリセット状態が維持されてデータ
の書き込み消去不可能な状態とされている。尚。

データエリア設定のための情報はリード・オンリ・メモ
リ３などに格納されている。

この状態で、中央処理装置２が不揮発性記憶装置１をア
クセスする場合、先ず、書き込み消去レジスタ８１をセ
ット状態に制御する。中央処理装置２が不揮発性記憶装
置１にデータの書き込みを行う場合には、中央処理装置
２は、所定のアドレス信号７１、書き込みデータ７２、
書き込み信号７４１を不揮発性記憶装置１に供給する。

このときのアドレス信号７１によって指定されるアドレ
スがデータエリアに対応すれば書き込み動作が実行され
、また、れそ以外のエリアである場合には書き込み動作
は実行されない。それらの選択は、保護情報レジスタ８
２のセット／リセット状態に従って決定される６尚、特
に制限されないが、書き込みアドレスがデータエリアに
存在しない場合、又はそれがプログラムエリアに存在す
る場合に、その状態を中央処理装置２０に伝達するよう
にしてもよい。

不揮発性記憶装置１に格納されているソフトウェア・プ
ログラムを書き換える必要が生じた場合には、変更すべ
きプログラムが格納されているアドレスに対応するメモ
リバンクの単位保護情報レジスタをセット状態に制御し
た後に、上記同様の動作が行われる。当該書き換え動作
が終了された後は、今回の動作でセット状態にされた単
位保護情報レジスタは再びリセット状態に戻される。

また、ソフトウェア・プログラムの変更を一切行う必要
がない場合には、保護情報レジスタ８２に対する書き込
み動作をリセット後の１回限りに限定するようにするこ
ともできる。したがって、中央処理装置２のリセット・
スタート直後に保護情報レジスタ８２のセット動作を行
い、その後に通常動作を可能とするソフトウェア・プロ
グラムを構成しておくことで１周辺回路５又は入出力回
路６を介して外部から不正に中央処理装置２が動作され
ても、不揮発性記憶装置１の保護領域に対する書き込み
及び消去動作は不可能とされる。その結果として、ＩＤ
情報などのデータを保護領域に格納しておくことにより
、これらのデータに対する改ざん防止さらには機密防止
を強化することができる。

中央処理装置２の動作を停止して、外部から直接不揮発
性記憶装置１に対するテスト又はソフトウェア・プログ
ラムの書き込みが必要になる場合には、シングルチップ
マイクロコンピュータ１０をテスト又はプログラム書き
込み用の特殊動作モードとすることによって、書き込み
消去レジスタ８１が常にセット状態に制御されるように
構成することができる。この場合に、更に機密保持を考
慮するなら、セキュリティー用ビットを設け、不正なア
クセスを阻止するようにしてもよい。

上記実施例によれば以下の作用効果を得るものである。

不揮発性記憶装置１に対するデータの保護機能は、書き
込み消去レジスタ８１のプログラム状態、及び保護情報
記憶レジスタ８２のプログラム状態によって、２重に達
成され、更にその保護態様は。

不揮発性記憶素子群１１の全領域に対する保護状態、一
部の領域に対する保護を解除した状態、全ての領域に対
して全く保護しない状態の３態様とされ、且つ、その態
様設定は記憶領域の任意のエリア毎に自由に実施可能と
されるから、それによって、通常データのような比較的
保護の必要性が低いデータと、プログラムやＩＤ情報の
ように保護の必要性が高いデータとを、必要に応じて夫
々個別的に且つ所望のエリアにおいて保護することがで
きる。

尚、上記実施例では、保護情報記憶レジスタ８２はソフ
トウェアによってセット／リセットが設定されるように
したが、シングルチップマイクロコンピュータ１０又は
中央処理装置２の動作状態に呼応してハードウェア的に
実行させるようにしてもよい。例えば、中央処理装置２
がユーザ状態とスーパーバイザ状態とを有する場合、保
護情報記憶レジスタ８２の第１単位レジスタ８２１を。

ハードウェア的にユーザ状態でセット、スーパバイザ状
態でリセットとし、また、その他の単位レジス８２２乃
至８２４に関しては、ソフトウェアでセット／リセット
状態を設定するようにしてもよい。斯る構成においては
、シングルチップマイクロコンピュータ１０に与える影
響の大きなデータを第１単位レジスタ８２１に対応する
メモリバンク１１１に格納する。

〔実施例２〕 第２図は本発明の第２実施例である不揮発性記憶装置を
示すブロック図である。同図に示される　　−不揮発性
記憶装置１は、上記第１実施例同様に第７図のシングル
チップマイクロコンピュータ１０に適用され、第１図に
示すものと同一機能を有する各ブロックには同一符号を
付してしてその詳細な説明を省略する。

第２図において１１５は、保護情報記憶素子群であり、
その保護情報記憶素子群１１５を構成する各保護情報記
憶素子は、特に制限されないが、不揮発性記憶素子群１
１の各記憶単位例えば１バイトに１ビツトづつ割り当て
られている。即ち、不揮発性記憶素子群１１の各アドレ
スには、８ビツトの汎用記憶素子と１ビツトの保護情報
記憶素子が存在する。各保護情報記憶素子には夫々保護
情報記憶ビットが格納される。保護情報記憶素子群１１
５から読み出される保護情報記憶ビットは、センスアン
プ１３の所定ユニット１３Ａによって増幅されて保護情
報ラッチ回路８４にラッチされ得るようになっている。

保護情報ビットは、特に制限されないが、ロウレベルも
しくは「０」によって書き込み消去禁止を意味する。保
護情報ラッチ回路８４にラッチされた保護情報ビットは
、上記アンドゲート回路ＡＮＤ２及びＡＮＤ３に供給さ
れる。

シーケンス制御回路１６から出力される読み出し信号７
３１は、書き換え消去の最に所定の保護情報記憶素子群
１１５から保護情報ビットを保護情報ラッチ回路８４に
読み出すための指示信号であり、上記アンドゲート回路
ＡＮＤ１の出力信号が供給されるオアゲート回路ＯＲの
他方の入力端子に供給されて、不揮発性記憶素子群１１
にデータの読み出しを指示するようになっている。尚、
読み出し信号７３１に基づいて保護情報ビットを保護情
報ラッチ回路８４に読み出すとき、その保護情報ビット
と対を成す汎用情報ビットの不要な出力を禁止するため
に、センスアンプ１３の汎用情報ビット用の出力端子は
、保護情報ラッチ回路８４から出力される保護情報ビッ
トが供給されるアンドゲート回路ＡＮＤ４を介してデー
タ入出力ラッチ回路１５に結合されている。

次に上記実施例の動作を第３図をも含めて説明する。第
３図は本実施例の不揮発性記憶装置１における消去書き
込み動作を説明するためのタイムチャートである。

先ず、消去書き込み動作を行うには、データを書き込む
べきアドレスを指示するアドレス信号７１及び読み出し
信号７３１が供給され、指定アドレスのデータが不揮発
性記憶素子群１１からセンスアンプ１３に読み出される
。読み出された９ビツトのデータのうち、保護情報記憶
素子群１１５から読み出された保護情報ビットは、保護
情報ラッチ回路８４に格納される。このとき、同時に読
み出される゛汎用情報ビットは外部に読み出されない構
成とされている。保護情報ラッチ回路８４にラッチされ
た保護情報ビットが「１」である場合には、そのとき出
力されるアクティブレベルの書き込み信号７４１及び消
去信号７５１がアンドゲートＡＮＤ２及びＡＮＤ３を介
して書き込み消去電圧制御回路１４に供給され、それに
よって当該アドレスの汎用情報ビットに対する書き換え
が可能とされる。また、保護情報ビットがｒＯＪである
場合には、そのとき出力されるアクティブレベルの書き
込み信号７４１及び消去信号７５１はアンドゲートＡＮ
Ｄ２及びＡＮＤ３において実質的に無視され、それによ
って当該アドレスの汎用情報ビットに対する書き換えが
阻止される。したがって、保護情報記憶素子群１１５に
含まれている所定の保護情報記憶素子にビット「０」を
設定しておくことにより、当該ビットと対を成す汎用情
報記憶素子の内容を半永久的に保護して、不正な書き換
えから斯る格納データを保護する。

保護情報記憶素子群１１５の夫々に対するデータの書き
込みは、特に制限されないが、専用のフラグを設け、同
一アドレスにおいて、フラグがｒＯＪの状態で汎用記憶
素子に対して、また、フラグが「１」の状態では保護情
報記憶素子に対して、書き込み動作を選択的に行えるよ
うにすることができる。尚、読み出しは前記フラグとは
無関係に行われる。また、そのようなフラグに相当する
情報はアドレス信号７１の所定のビットに含めるように
してもよい。

第２実施例においても書き込み消去制御レジスタ８１は
第１実施例同様に作用し、ソフトウェア・プログラムの
暴走などによる誤書き込みや誤消去の発生防止に寄与す
る。

第２実施例によれば、上記第１実施例同様の効果を奏す
ると共に、更に、以下の作用効果を得るものである。

保護情報が不揮発性記憶素子群１１の一部である保護情
報記憶素子群１１５に蓄えられるから１、必要な記憶情
報に対する保護を半永久的に与えることができ、不正な
読み出しやデータの改ざんを確実に防止することができ
る。しかも、情報の保護単位を１バイトなどというよう
に極めて細かい単位にすることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲において種々変
更することができる。

例えば、情報の保護手段は２重に設定することに限定さ
れず、３重以上であってもよい。また。

保護の単位も不揮発性記憶素子群々の記憶単位例えばバ
イト単位に限定されず、ワード単位、記憶素子アレイの
行単位や列単位など適宜変更することができる。少なく
とも不揮発性記憶素子群全体を１単位としない保護手段
が設けられていればよい。また、全ての保護手段に関す
る保護情報を不揮発性記憶素子群に含めるようにしても
よい。

以上の説明では主として本発明者によってなされた発明
をその背景となったＩＣカード用のシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定されるものではなく、種々のデータ
処理システム更には半導体記憶装置に広く適用すること
ができる。本発明は、少なくとも格納データを保護する
条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、１つの不揮発性記憶装置に複数の保護手段を
与え、少なくとも１つの保護手段が不揮発性記憶装置全
体を保護の単位とされず、且つ。

少なくとも１つの保護手段を随時その保護機能を解除可
能に構成されるから、ハードウェア的な規模の増大を抑
制し、且つ夫々の保護手段の機能によって、不揮発性記
憶素子群ののアクセスに対する各種の保護機能と、所定
の記憶容量単位での保護を達成することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例である不揮発性記憶装置を
示すブロック図、 第２図は本発明の第２実施例である不揮発性記憶装置を
示すブロック図、 第３図は第２実施例の動作説明のためのタイムチャート
、 第４図は本発明が適用される不揮発性記憶装置の基本的
な構成を示すブロック図、 第５図は第４図の不揮発性記憶装置に対する書き込み消
去動作を示す一般的なタイムチャート、第６図は書き込
み消去電圧制御回路の一例を示す回路図。 第７図は不揮発性記憶装置を含むシングルチップマイク
ロコンピュータを示すブロック図である。 １・・・不揮発性記憶装置、２・・・中央処理装置、３
・・・リード・オンリ・メモリ、４・・・ランダム・ア
クセス・メモリ、１０・・・シングルチップマイクロコ
ンピュータ、１１・・・不揮発性記憶素子群、１２・・
・アドレスデコーダ、１３・・・センスアンプ、１４・
・・書き込み消去電圧制御回路、１５・・・ラッチ回路
、１６・・・シーケンス制御回路、８１・・・書き込み
消去制御レジスタ、８２・・・保護情報記憶レジスタ、
８３・・・電源電圧検出回路、８４・・・保護情報ラッ
チ、１１５・・・保護情報記憶素子群。 第　　３　　図 第　　４　　図 第　　５　　図 り／ り２ 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置と、その情報処理装置の制御に基づい
   てアクセスされる不揮発性記憶装置と、前記不揮発性記
   憶装置に対するアクセス動作を許容するか又は禁止する
   かの制御を行う第１及び第２保護手段とを有し、前記第
   １保護手段によって禁止されたアクセス動作は、前記第
   ２保護手段による制御内容に拘らず禁止制御されるよう
   にされて成ることを特徴とする半導体集積回路。 ２、前記第１保護手段による制御は、前記不揮発性記憶
   装置の記憶単位毎に実行されるものであるとを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ３、前記第１保護手段による制御は、前記不揮発性記憶
   装置に記憶されている情報に基づいて行われるものであ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の半導体集積回路。 ４、前記第１又は第２保護手段による制御は、セット／
   リセットの２つの状態を有すると共に、それら２つの状
   態の少なくとも一方の状態が前記情報処理装置の制御に
   基づいて設定される記憶手段の前記２つの状態に基づい
   て行われるものであることを特徴とする特許請求の範囲
   第１項乃至第３の何れか１項に記載の半導体集積回路。 ５、複数の動作状態を有し、少なくとも１つの動作状態
   においては、前記記憶手段の状態が、セット又はリセッ
   トの一方の状態に固定的に制御されるものであることを
   特徴とする特許請求の範囲第４項記載の半導体集積回路
   。 ６、前記第２保護手段による制御は、前記不揮発性記憶
   装置全体を１つの単位として行われるものであることを
   特徴とする特許請求の範囲第１項乃至第５項の何れか１
   項に記載の半導体集積回路。 ７、前記不揮発性記憶装置は、電気的に書き換え消去可
   能なものであることを特徴とする特許請求の範囲第１項
   乃至第６項の何れか１項に記載の半導体集積回路。