KR20000005052A - 반도체 저장 장치 - Google Patents

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KR20000005052A
KR20000005052A KR1019980707679A KR19980707679A KR20000005052A KR 20000005052 A KR20000005052 A KR 20000005052A KR 1019980707679 A KR1019980707679 A KR 1019980707679A KR 19980707679 A KR19980707679 A KR 19980707679A KR 20000005052 A KR20000005052 A KR 20000005052A
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토마스 체틀러
볼프강 포크란트
요제프 비너를
게오르크 게오르가코스
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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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    • G—PHYSICS
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Abstract

본 발명은 비트 라인 및 워드 라인의 교차점에서 반도체 기판상에 배열되고, 데이터 내용을 프로그래밍하기 위하여, 워드 라인 구동 회로(4) 및 비트 라인 구동 회로(5)에 의해 구동될 수 있는 다수의 저장 셀(3)을 가지는 반도체 저장 장치에 관한 것이다. 인에이블 비트 라인(9, 10, 13)을 따라 배열되고 비트 라인 구동 회로(5)에 개별적으로 및 독립적으로 배열 및 구동될 수 있는 인에이블 비트 라인 구동 회로(11)에 의해 구동할 수 있는 인에이블 저장 셀(12, 14)은 워드 라인의 저장 셀(3)에 할당되고 소정 워드 라인의 저장 셀(3)을 인에이블하기 위하여 인에이블 저장 셀(12, 14)에 인가된 인에이블 값을 가질 수 있다.

Description

반도체 저장 장치
이런 형태의 반도체 저장 장치는 마이크로프로세서를 가지는 집적 회로가 장착된 소위 스마트 카드, 즉 신분 카드, 신용 카드, 현금 카드등에 바람직하게 dl용한다. 스마트 카드의 생산자는 외부 입력 코드와 저장된 코드의 비교 등을 처리하기 위한 기본적인 기능을 보장하는 영구적으로 저장된 동작 시스템을 가지는 마이크로프로세서를 장착할 수 있다. 동작 시스템 저장외에 마이크로프로세서에 할당된 스마트 카드내의 메모리는 예를들어 보안 검사를 위하여 요구되고 각각의 경우 비밀이 유지되어야 하는 파라미터 및 특정 애플리케이션을 저장하기 위하여 사용된다. 이런 형태의 스마트 카드는 만약 생산자에 의해 관련 프로그램을 가진 적당한 동작 시스템이 제공되고, 특정 인터페이스가 제공되고 메모리 또는 저장 영역이 하나 이상의 내장된 응용 프로그램을 위하여 남겨지면 다양한 응용을 위하여 사용될 수 있다. 이런 방식에서, 카드 생산자는 스마트 카드의 사용자에게 내장된 사용자 프로그램을 프로그래밍하기 위하여 메모리 또는 저장 영역을 제공할 수 있다. 사용자 프로그램에서, 동작 시스템과 무관하게 운용하고 단순히 사용자의 특정 데이터 처리 동작에 관련한 특정 동작을 이루는 것은 가능하다. 특히 다양한 방식으로 사용될 수 있는 하나의 스마트 카드 구조를 사용하여, 다수의 다른 사용자가 서로 독립적으로 스마트 카드의 대응 프로그램을 저장하는 것이 제안되었다.
각각의 경우에, 예를들어 기밀이거나 화폐 가치를 가지는 데이터를 처리하기 위하여 사용된 모든 중대한 보안 데이터 처리 시스템에 대하여, 특별한 보호가 데이터 조작 또는 인증되지 않은 데이터 액세스에 반하여 제공되어야 한다. 그러므로, 동작 시스템 또는 개인 사용자 프로그램의 구성요소를 형성하는 보안 관련 데이터가 인증되지 않은 액세스로부터 보호되는 것이 보장되어야 한다. 비휘발성 메모리(예를들어 EEPROM 또는 ROM) 및 마이크로프로세서를 가지는 집적 회로를 포함하는 스마트 카드의 예로서 신용 카드의 경우에, 조작으로부터의 보호는 비휘발성 메모리에 저장된 사용자 프로그램이 비휘발성 메모리에 유지되는 다른 사용자 프로그램 또는 동작 시스템 루틴에 제어되지 않은 액세스를 행하지 못할 것을 요구한다.
이런 형태의 액세스의 방지는 예를들어 DE 41 15 152 A1 또는 US 5,452,431에 개시된 메모리 액세스 관리용 보안 회로에 의해 보장될 수 있다.
보안과 관련하여, 필수적으로 3개의 다른 방법이 DE 41 15 152 A1에 설명된다. 첫 번째 방법에서, 저장 영역에서 사용자 프로그램이 시작되는 어드레스는 EEPROM에 저장된 사용자 프로그램의 실행전에 전형적인 회로의 두 개의 보조 레지스터에 저장된다. 프로그램 실행동안, 현재 어드레스 버스 값과 제 1 보조 레지스터, 및 프로그램 카운터 값과 제 2 보조 레지스터 사이에서 연속적인 비교가 이루어진다. 첫 번째 비교는 사용자 프로그램이 활성화인지를 결정하기 위하여 사용된다. 두 번째 비교는 사용자 프로그램에 대해 허용되는 어드레스 범위가 실제적으로 이용되는지를 결론짓기 위하여 사용된다. 만약 사용자 프로그램이 활성화되고 허용 가능한 범위에서 동작하지 않으면, 리셋 신호는 마이크로프로세스에서 트리거된다. 이런 방법은 회로가 보조 레지스터 및 n 비트에 대한 비교기를 요구하는 단점을 가지며, n은 어드레스 버스 폭을 나타낸다. 두 번째 방법에서, 자체 메모리를 가지는 부가적으로 제공된 모니터링 프로세서를 사용하여 프로그램 카운터 및 어드레스 버스 값을 관리하는 것이 제안되었다. 첫 번째 방법 처럼, 만약 사용자 프로그램이 허용되지 않은 어드레스 범위에 액세스하면 리셋 신호가 트리거된다. 이 회로는 메모리를 가지는 부가의 프로세서가 요구되는 단점을 가진다. 세 번째 방법, 또는 회로에서, 개별적으로 보호될 각각의 저장 영역은 여러개의 최상위 어드레스 비트(블록 선택 비트)를 가진다. PROM 블록에 저장된 사용자 프로그램이 실행되기 전에, 블록 선택 비트는 보조 레지스터에 저장된다. 프로그램 실행동안, 최상위 현재 어드레스 버스 비트는 제 2 보조 레지스터에 연속적으로 저장되고 제 1 보조 레지스터와 비교된다. 만약 보조 레지스터의 내용이 서로 다르면, 활성화 사용자 프로그램은 허용되지 않는 다른 프로그램 저장 영역을 어드레싱하는 것을 결론짓는다. 리셋 신호는 결과적으로 트리거된다. 이 회로는 작은 수의 비트(예를들어 두 개의 비트)에 대하여, 엄격하고 균일한 비교적 대강의 블록 세분만이 가능하다(예를들어 총 메모리의 4분의 1)는 단점을 가진다. 게다가, 연속적인 저장 영역만이 내장된 프로그램에 할당될 수 있다. 그러므로 가장 큰 프로그램 메모리를 요구하는 내장된 프로그램은 다른 내장된 프로그램에 대한 블록 크기를 결정하여, 메모리 사용이 전체적으로 바람직하지 못하다.
US 5,452,431는 EEPROM의 저장 영역이 레퍼터리 지역(ZR), 응용 지역(ZA), 및 공용 지역(ZT)로 세분되는 스마트 카드에 응용하기 위한 메모리 액세스 관리용 보안 회로를 개시한다. 다양한 저장 영역(ZR, ZA 및 ZP)은 어드레스 제어 회로에 의해 각각 구동되어, 각각 결정된 어드레스 범위는 각각의 저장 영역에 할당되고, 고정된 어드레스 범위는 미리 결정된다. 각각의 저장 영역에 기입, 판독 및 소거에 대한 명령은 미리 결정된 프레임워크의 어드레스 제어 회로에 의해 차단되거나 인에이블된다. 이 회로의 단점은 메모리 분배가 EEPROM의 제조로 고정되고 더 이상 사용자에 의해 변경될 수 없다는 사실이다.
본 발명은 비트 라인 및 워드 라인의 교차점에서 반도체 기판상에 배열되고, 데이터 내용을 프로그래밍하기 위하여, 워드 라인 구동 회로 및 비트 라인 구동 회로에 의해 구동될 수 있는 다수의 저장 셀을 가진 반도체 저장 장치에 관한 것이다.
도 1a는 본 발명의 기본적인 동작 모드를 설명하기 위한 전기적으로 소거할 수 있고 프로그램 가능한 반도체 메모리의 개략도.
도 1b는 도 1a에 도시된 본 발명에 따른 반도체 메모리의 간략화된 블록도.
도 2는 본 발명의 일실시예에 따른 회로의 개략도.
도 3은 본 발명의 다른 도시적인 실시예에 따른 회로의 개략도.
도 4는 본 발명의 다른 도시적인 실시예에 따른 회로의 개략도.
도 5는 본 발명의 다른 도시적인 실시예에 따른 회로의 개략도.
도 6은 본 발명의 다른 도시적인 실시예에 따른 회로의 개략도.
도 7은 본 발명의 다른 도시적인 실시에에 따른 회로의 개략도.
본 발명의 목적은 간단한 방법에 의해 내장된 프로그램이 명백히 액세스를 위하여 허용되고, 동시에 다양한 응용에 대해 허용된 저장 영역의 탄력적인 분배를 허용하는 저장 영역에만 액세스할 수 있는 것을 보장하는 회로를 제공하는 것이다.
상기 목적은 청구항 1에 따른 반도체 저장 장치에 의해 달성된다.
본 발명에 따라, 인에이블 비트 라인을 따라 배열되고 비트 라인 구동 회로와 개별적으로 및 독립적으로 배열 및 구동될 수 있는 인에이블 비트 라인 구동 회로에 의해 구동할 수 있는 인에이블 저장 셀이 워드 라인의 저장 셀에 할당되고 소정 워드 라인의 저장 셀을 인에이블하기 위하여 인에이블 저장 셀에 제공된 인에이블 값을 가질 수 있는 방법이 제공된다.
본 발명에 따른 회로는 메모리 액세스의 간단한 관리 및, 동시에 다양한 응용에 대해 메모리 또는 저장 영역의 탄력적인 분배를 허용하는 반도체 메모리의 특정 장치를 바탕으로 한다. 탄력적인 메모리 크기의 설정외에, 본 발명은 특히 스마트 카드에서 단지 제한된 효용성이 있는 메모리 용량의 최적 사용을 위하여, 사용자 프로그램의 어드레스 공간에 할당된 메모리 영역을 완전히 자유롭게 배치할 수 있는 장점을 제공한다. 본 발명은 회로상에서 비교적 작은 경비로 인증되지 않은 데이터 조작 또는 인증되지 않은 데이터 액세스로부터의 신뢰할 수 있는 보호를 허용하고, 프로그램 메모리의 관리외에, 데이터 메모리의 관리를 수행할 수 있다.
본 발명의 기본적인 원리는 일반적인 어드레스 공간에 놓여있지 않고 일반적인 워드 라인 비트(페이지)에 저장된 데이터에 관련된 액세스 권리를 고려한 정보를 포함하는 m 비트에 의해 프로그램 가능한 반도체 메모리의 워드 라인을 확장하는 것이다. 인에이블 저장 셀에 대한 다수의 m 비트의 경우에, 서로 각각 실행될 프로그램 또는 데이터 영역인 2m응용이 가능하다.
본 발명의 바람직한 실시예에서, 비트 라인 및 워드 라인의 교차점을 따라 배열된 저장 셀, 및 워드 라인 및 인에이블 비트 라인의 교차점을 따라 배열된 인에이블 저장 셀은 워드 라인 구동 회로에 제공된 워드 라인 구동기 회로에 의해 공동으로 구동된다. 이 경우, 공통 어드레스 디코더 회로가 저장 셀 및 인에이블 저장 셀 양쪽을 어드레스하기 위하여 제공된다.
그러므로 본 발명은 소위 표준 메모리가 아닌 특별히 구성된 메모리에 관한 것이고, 여기서, 일반적인 셀외에, 현재 인에이블 셀이라 불리는 저장 셀은 생산자에 의해 제공되고, 인에이블 저장 셀은 일반적인 워드 라인 구동기에 결합되고; 워드 라인 구동기 및 어드레스 디코더는 일반적인 셀 및 인에이블 셀에 대해 공동으로 제공되어, 상당한 양의 영역을 절약한다. 다른 일반적인 및 인에이블 셀의 구동은 단순히 다른 비트 라인을 사용하여 이루어진다.
본 발명의 다른 고안에서, 마이크로프로세서 회로는 동작 시스템 프로그램 및 적어도 하나의 사용자 프로그램을 실행하기 위하여 제공되고, 초기화 프로그램을 호출 또는 실행하는중 사용자 프로그램에 할당된 반도체 저장 장치의 저장 영역이 활성화되도록 제어 신호를 인에이블 비트 라인 구동 회로에 출력한다. 부가적으로 제공된 인에이블 비트 라인의 인에이블 셀은 일반적인 방식으로 어드레스되는 것이 아니라, 초기화 회로에 의해 설정된다. 이런 경우, 초기화는 동작 시스템이 로딩될 때만 가능한 방식으로 조정되고 그후, 인에이블 비트의 부가적인 인에이블 셀의 예약은 더 이상 변화되지 않는다. 페이지당 하나의 부가적인 인에이블 비트의 경우에, 즉 m=1인 경우, 두 개의 저장 영역은 두 개의 다른 사용자 프로그램으로 분리될 수 있다. 사용자 프로그램이 예약되는 페이지의 수는 이런 경우 임의적으로 선택할 수 있다. 이와같이, 총 저장 영역에 사용자 프로그램을 배치하는 것은 탄력적으로 설정될 수 있고, 저장 영역의 인터리브 분배가 발생하는 것이 가능하다.
본 발명의 바람직한 전개사항은 종속항에 제공된다.
게다가, 본 발명의 특징, 장점 및 편리한 특징은 첨부된 도면을 사용하여 도시된 상세한 설명의 설명으로부터 제공된다.
도 1a는 전기적으로 변경할 수 있는 판독 전용 메모리(1)(EEPROM = 전기적으로 소거할 수 있는 프로그램 가능 ROM)의 구조를 도시하고, 공지된 바와같이 그것의 장점은 집적 회로가 사용자 장치로부터 제거될 필요없이 소거 및 다시 프로그램 가능하고, 메모리의 각각 개별적인 바이트가 개별적으로 여러번 각각 소거 및 기입될수있다는 사실이다. 소거는 전기 펄스를 사용하여 발생한다. 사용된 저장 엘리먼트는 전하 충전소로서 작동하는 제어 전극 및 플로팅 중간 전극을 가지는 셀(2)이다. 이런 형태의 판독 전용 메모리의 동작 모드는 기본적으로 공지되어있고 여기서 더 이상 상세히 설명되지 않는다. 반도체 저장 장치(1)의 일반적인 저장 셀(3)은 비트 라인(BL) 및 워드 라인(WL)의 교차점에 다수 배열되고, 당업자에게 공지된 방식으로 워드 라인 구동 회로(4) 및 비트 라인 구동 회로(5)에 의해 구동될수있다. 어드레스 버스(6) 및 데이터 버스(7)가 제공되고, 상기 버스상에서 어드레스 또는 데이터가 다른 회로 구성요소 사이로 전송된다. 간략화하기 위하여, 비록 다수의 라인, 예를들어 16 라인이 실제적으로 제공될지라도, 각 라인에 대하여 단지 하나의 어드레스 버스(6) 및 데이터 버스(7)가 도시된다. 버스 시스템이 단지 하나의 라인만으로 구성된다는 것이 똑같이 가능하고, 상기 경우 어드레스 및 데이터는 시간 다중 방법을 사용하여 처리된다. 도 1a는 매우 큰 수의 워드 라인중 단지 4개의 워드 라인(WL0 내지 WL3), 및 단지 4개의 비트 라인(BL0 내지 BL3)이 도시된다. 참조번호(8)은 어드레스 디코더를 나타내고, 그것의 구조 및 동작 모드는 당업자에게 잘 공지되어 있으므로 더 상세히 설명되지 않는다.
본 발명에 따른 보안 회로는 메모리 액세스의 간단한 관리 및 메모리(1)의 탄력적 분배가 여러 응용에 허용될 수 있는 도 1a 및 도 1b에 따른 메모리(1)의 특정 장치 및 설계에 따른다. 본 발명의 기본 원리는 일반적인 어드레스 공간에 놓여있지 않고, 일반적인 워드 라인 비트(페이지)에 저장된 데이터에 관련한 액세스 권리를 고려한 정보를 포함하도록 m 비트 만큼 메모리 워드 라인을 확장하는 것이다. 이런 목적을 위하여, m개의 부가적인 비트 라인(9 및 10)이 제공되고, 이것은 이후에 인에이블 비트 라인으로서 불리고, (일반적인) 비트 라인 구동 회로(5)와 무관하게 인에이블 비트 라인 구동 회로(11)를 통하여 구동될 수 있다. (일반적인) 워드 라인(WL0 내지 WL3) 및 부가적으로 제공된 인에이블 비트 라인(9 및 10)의 교차점에서, 인에이블 저장 셀(12)이 제공되고, 이것은 일반적인 저장 셀(3)의 구조 및 동작 모드와 구별될 필요가 없으므로 일반적인 셀(3)과 함께 제조될 수 있다. 인에이블 값은 하기에 설명되고, 하나 이상의 소정 워드 라인(WL0 내지 WL3)의 (일반적인) 저장 셀(3)을 인에이블하기 위하여 사용되는 방식으로 인에이블 저장 셀에 일시적으로 또는 영구적으로 저장된다.
도 2는 본 발명의 제 1 도시적인 실시예를 도시하고, 여기서 단일 인에이블 비트 라인(13)은 인에이블 저장 셀(14)에 제공된다. 즉 m=1이다. 하나의 인에이블 비트 라인(13)의 인에이블 저장 셀(14)의 데이터 내용은 (일반적인) 저장 셀(3)에 관해서는 어드레스할 수 없지만, 인에이블 비트 라인 구동 회로(11)에 제공된 초기화 회로(도면에서 더 상세히 표현되지 않음)에 의해 설정된다. 이런 경우 초기화는 동작 시스템이 로딩될때만 가능한 방식으로 조정된다. 그후, 부가적인 인에이블 비트(페이지당 1 비트)의 예약은 더 이상 변경될 수 없다. 페이지당 한비트의 경우(m=1), 두 개의 저장 영역(15 및 16)은 예를들어 두 개의 다른 사용자 프로그램에 대해 서로 개별적으로 선택될 수 있다. 사용자 프로그램이 예약되는 페이지의 수는 이런 경우 임의적으로 선택할 수 있다. 이와같이, 총 저장 영역에 사용자 프로그램의 배치는 탄력적이고, 심지어 인터리브된 저장 영역에 그것들을 분배하는 것이 가능하다. 저장 영역(15)은 대응하여 할당된 인에이블 저장 셀에 논리적인 제로를 기입합으로써 할당되고, 저장 영역(16)은 논리 값(1)을 기입함으로써 형성된다.
반도체 메모리(1)에 할당된 것은 마이크로프로세서 회로(17)이고, 상기 회로는 동작 시스템 및 사용자 프로그램이 호출 또는 실행되고, 간략화를 위하여 참조번호(18)에 의해 함께 나타낸 다른 메모리 및 레지스터, 예를들어 RAM, ROM 또는 EEPROM 메모리에 어드레스 버스(6) 및 데이터 버스(7)를 통하여 연결된다. 마이크로프로세서(17)에서 운용하는 동작 시스템은 가장 높은 계층 레벨을 가지며, 반면 사용자 프로그램은 가장 낮은 계층 레벨이다. 사용자 프로그램을 호출할 때, 제어 신호는 마이크로프로세서(17)에 의해 설정되고 라인(19)에 인가된다. 이런 프로세스는 동작 시스템에 의해서만 초기화될 수 있다. 이런 방식으로, 사용자 프로그램은 그것에 할당된 저장 영역에서만 활성화될 수 있다. 그러므로 마이크로프로세서(17)의 제어 신호는 사용자 프로그램이 활성화인지를 가리킨다. 다른 보조 레지스터없이, 이런 제어 신호는 간단한 방식으로 인에이블 비트 라인(13)의 현재 여분 비트와 비교된다. 이런 목적을 위하여, 인버터(20) 및 AND 게이트(21)를 가지는 비교기 회로는 도 2에 가식적인 방식으로 연결되도록 제공된다. 모든 또는 몇몇의 어드레스의 중간 저장은 요구되지 않는다. 만약 사용자 프로그램이 활성적이고 허용되지 않은 어드레스 범위에 액세스하면, 리셋 신호는 마이크로프로세서(17)의 라인상(22)에서 트리거된다. 그러나, 이와같이 제어 신호를 사용하여 마이크로프로세서를 리셋하는 것이 아니라, 다른 적당한 액션을 트리거하는 것이 가능하다.
도 3은 본 발명의 제 2 도시적인 실시예를 도시하고, 여기서, 제 1 실시예와 비교하여, m개의 부가적인 인에이블 비트 라인(13)이 보다 일반적인 방식으로 제공된다.
제 1 도시적인 실시예와 같이, 워드 라인(WL0 내지 WL3)에 대한 m개의 부가적인 비트는 일반적으로 액세스 가능하지 않고, 초기화 회로에 의해 설정된다. 인에이블 비트 라인의 부가적인 비트에 대한 초기화 회로는 예를들어 인에이블 비트 라인 구동 회로(11)내에 집적될수있다(도 1a). 이런 경우 초기화는 동작 시스템을 로딩할 때 한번만 가능한 방식으로 조정되고, 그후 부가적인 인에이블 비트 라인의 인에이블 저장 셀 예약이 더 이상 변화되지 않는다. 다수의 m 인에이블 비트 라인의 경우, 2m프로그램 영역은 사용자 프로그램에 대해 개별적으로 분리될 수 있고, 사용자 프로그램에 의해 예약된 페이지 수는 임의적으로 선택할 수 있고, 심지어 탄력적으로 설정될 총 저장 영역에 사용자 프로그램을 배치하고, 특히 저장 영역의 인터리브된 분배가 가능하다. 다시, 동작 시스템은 가장 높은 계층 레벨을 가지며, 사용자 프로그램은 가장 낮은 계층 레벨을 가진다. 사용자 프로그램을 호출할 때, 제어 신호, 또는 제어 신호 벡터의 그룹은 프로세스가 동작 시스템에 의해서만 초기화될 수 있는 라인(23)상에 설정된다. 이런 방식으로, 각각의 사용자 프로그램은 그것에 할당된 저장 영역에서만 활성화될 수 있다. 이런 경우 마이크로프로세서(17)의 제어 신호 벡터는 최대 가능한 2m개의 애플리케이션이 활성화되는 것을 가리킨다. 각각의 애플리케이션이 시작되기 전에, 응용에 할당된 m 비트 값(Y)이 설정된다. 값(Y)은 각각의 메모리 액세스를 위하여 비교기(24)에 의해 현재의 부가적인 인에이블 비트 내용(X)과 비교된다. 만약 Y가 X와 같지 않으면, 허용되지 않은 액세스이고, 이것에 대한 반응으로서, 적당한 제어 신호, 예를들어 리셋 신호가 라인(25)상에 생성되고 마이크로프로세서(17)를 리셋한다.
도 4는 본 발명의 제 3 실시예를 도시하고, 제 2 도시적인 실시예와 비교하여 부가적인 메모리(26), 소위 액세스 권리 테이블 메모리까지 확장된다. 다시, 워드 라인(WL0 내지 WL3)당 m개의 부가적인 인에이블 비트는 일반적인 방식으로 액세스 가능한 것이 아니라, 초기화 회로에 의해 설정된다. 게다가, 액세스 권리 테이블 메모리(26)의 예약은 초기화 단계에서 이루어진다. 부가적인 인에이블 비트에 대한 초기화 회로는 예를들어 인에이블 비트 라인 구동 회로(11)내에 집적되는 바와같이 설계될수있다(도 1a). 이런 경우 초기화는 동작 시스템을 로딩할때만 가능한 방식으로 조정된다. 그후, 부가적인 인에이블 비트 및 액세스 권리 테이블 메모리의 예약은 더 이상 변화될수없다. m개의 부가적인 인에이블 비트의 경우에, 2m프로그램 영역은 다시 분리될 수 있고, 사용자 프로그램에 의해 예약된 페이지 수는 임의적으로 선택 가능하고, 총 저장 영역에 프로그램을 배치하는 것은 탄력적이고, 저장 영역의 인터리브된 분배는 다시 가능하다. 동작 시스템은 가장 높은 계층 레벨을 가지며, 사용자 프로그램은 가장 낮은 계층 레벨이다. 사용자 프로그램을 호출할 때, 제어 신호는 도 4에 따른 제 3 도시적인 실시예에서, 다시 제어 신호 또는 제어 신호 벡터 그룹이 설정될 수 있다. 마이크로프로세서(17)의 제어 신호 벡터는 최대로 배치 가능한 2m개의 애플리케이션이 활성되는 것을 가리킨다. 애플리케이션이 시작되기 전에, 애플리케이션에 할당된 m 비트 값(Y)은 설정된다. 상기 값은 보다 작은 수의 저장소에도 불구하고 분리된 메모리일 수 있는 메모리(26)의 액세스 권리 테이블에 디코드된다. 각각의 애플리케이션 Y에 할당된 k 엔트리(R1, ..., Rk)는 비교기(24)에 의해 현재 부가적인 인에이블 비트 내용(X)과 비교된다. 만약 Ri가 모든 Ri에 대하여 X와 동일하지 않다면, 허용되지 않은 액세스가 존재한다. 이것과 반응하여, 적당한 제어 신호, 예를들어 리셋 신호가 라인(25)상에 생성된다. 액세스 권리 테이블 메모리(26)의 도입은 애플리케이션의 상호 액세스 권리의 임의의 설립을 허용한다. 이런 방식으로, 하나의 애플리케이션(A)이 애플리케이션(B)에 액세스하도록 하지만, 애플리케이션(B)가 애플리케이션(A)에 액세스되지 않게 하는 것이 가능하다.
동작 시스템에 의해 사용자 프로그램을 호출할 때, 데이터 보호 프로세서 제어 신호는 애플리케이션의 시작시 적당한 시간에 설정되고, 다시 애플리케이션이 끝날 때 소거되는 것을 보장하여야 한다. 이것은 예를들어 다음 방식으로 행해질 수 있다 : 만약 동작 시스템이 사용자 프로그램에 대한 점프전에 제어 신호를 설정하면, 점프 명령은 사용자 프로그램 일부로서 표시된다. 이와같이, 마이크로프로세서(17)는 사용자 프로그램 영역의 점프 명령을 자동적으로 인식할 수 있고, 대응 제어 신호를 설정할 수 있다.
도 5는 본 발명의 다른 실시예를 도시하고, 상기 실시예는 판독, 기입 및 소거같은 사용자 프로그램의 액션 권리를 만드는 것을 허용한다. 이런 목적을 위하여, 반도체 메모리는 가능한 액션을 이루기 위하여 n개의 부가적인 인에이블 비트 라인(13a), 및 하나의 라인을 통하여 부가적인 n 인에이블 비트 라인(13a)에 연결되고 라인(27 및 29)을 통하여 마이크로프로세서(17)와 접촉하는 비교기(28)를 가진다. 초기화동안, 부가적인 인에이블 비트 라인(13a)의 인에이블 저장 셀을 설정하는 것은 사용자 프로그램이 각각 할당된 저장 영역에서 판독, 기입 또는 소거를 실행하는 상기 액션을 이룩하는 것을 허용한다. 마이크로프로세서(17)에 의해 라인(27)에 인가된 액션 상태 신호를 통하여 지시되거나 미리 결정된 액션 상태가 프로그램을 위반하는 경우, 마이크로프로세서(17)의 리셋은 비교기(28)로부터의 라인(29)상 제어 신호 출력에 의해 유도된다.
도 6은 본 발명의 다른 도시적인 실시예를 도시하고, 여기서 도 4에 따라 설명된 액세스 권리 테이블(26)은 다수의 k 인에이블 비트 라인(13)(이 경우, k는 m보다 작거나 같다)의 인에이블 저장 셀에 똑같이 집적된 바와같이 특히 간단한 회로 기술로 설계된다.
도 7에 나타난 도시적인 실시예에서, 도 5 및 도 6에 따른 도시적인 실시예로부터의 바람직한 특징은 결합된다.
본 발명에 따른 회로에 의해, 프로그램 코드 영역에 대해 액세스 권리를 만드는 것외에, 데이터 저장 영역에 액세스를 제어하는 것이 가능하다.

Claims (11)

  1. 비트 라인 및 워드 라인의 교차점에서 반도체 기판상에 배열되고, 데이터 내용을 프로그래밍하기 위하여 워드 라인 구동 회로(4) 및 비트 라인 구동 회로(5)에 의해 구동될 수 있는 다수의 저장 셀(3)을 가진 반도체 저장 장치에 있어서,
    인에이블 비트 라인(9, 10, 13)을 따라 배열되고 비트 라인 구동 회로(5)와 개별적 및 독립적으로 배열되고 구동될 수 있는 인에이블 비트 라인 구동 회로(11)에 의해 구동될 수 있는 인에이블 저장 셀(12, 14)은 워드 라인(WL0 내지 WL3)의 저장 셀(3)에 할당되고 미리 결정된 워드 라인(WL0 내지 WO3)의 저장 셀(3)을 인에이블하기 위하여 상기 인에이블 저장 셀(12, 14)에 인가된 인에이블 값을 가지는 것을 특징으로 하는 반도체 저장 장치.
  2. 제 1 항에 있어서, 비트 라인 및 워드 라인의 교차점을 따라 배열된 저장 셀(3) 및 워드 라인 및 인에이블 비트 라인(9, 10, 13)의 교차점을 따라 배열된 인에이블 저장 셀(12, 14)은 워드 라인 구동 회로(4)에 제공된 워드 라인 구동기 회로에 의해 공동으로 구동되는 것을 특징으로 하는 반도체 저장 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 공동 어드레스 디코더 회로는 저장 셀(3) 및 인에이블 저장 셀(12, 14) 양쪽을 어드레스하기 위하여 제공되는 것을 특징으로 하는 반도체 저장 장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 인에이블 비트 라인 구동 회로(11)는 인에이블 비트 라인(9, 10, 13)의 인에이블 저장 셀(12, 14)의 인에이블 값을 만들기 위하여 초기화 회로를 가지는 것을 특징으로 하는 반도체 저장 장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 마이크로프로세서 회로(17)는 동작 시스템 프로그램 및 적어도 하나의 사용자 프로그램을 실행하기 위하여 제공되고, 초기화 프로그램을 호출 또는 실행하는 중에, 사용자 프로그램에 할당된 반도체 저장 장치(1)의 저장 영역(15, 16)이 활성화되도록 제어 신호를 비트 라인 구동 회로(11)에 보내는 것을 특징으로 하는 반도체 저장 장치.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 다수의 m 인에이블 비트 라인(9, 10, 12)은 반도체 저장 장치(1)의 저장 셀(3)의 다수의 2m프로그램 지역을 자유롭고 선택 가능하게 배치하기 위하여 제공되는 것을 특징으로 하는 반도체 저장 장치.
  7. 제 6 항에 있어서, 액세스 권리 테이블 메모리(26)는 2m프로그램 지역의 액세스 권리를 만들기 위하여 제공되는 것을 특징으로 하는 반도체 저장 장치.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서, 상기 반도체 저장 장치는 스마트 카드에 대한 마이크로프로세서의 구성요소를 나타내는 것을 특징으로 하는 반도체 저장 장치.
  9. 제 5 항 내지 제 8 항중 어느 한 항에 있어서, 상기 마이크로프로세서 회로(17)는 사용자 프로그램을 호출 또는 실행하는 중에, 하나 이상의 제어 라인(19, 23)을 통하여 하나 이상의 인에이블 비트 라인(13)에 접속된 비교기(20, 21, 24)에 제어 신호를 인가하고, 상기 사용자 프로그램이 액세스 권리를 위반하거나 액션 권리를 위반할 때 상기 비교기는 제어 신호(22, 25)를 마이크로프로세서(17)에 보내는 것을 특징으로 하는 반도체 저장 장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 판독, 기입, 소거같은 가능한 액션을 이루기 위한 다수의 n 인에이블 비트 라인은 부가적으로 제공되는 것을 특징으로 하는 반도체 저장 장치.
  11. 제 7 항에 있어서, 상기 액세스 권리 테이블은 다수의 k 인에이블 비트 라인내에 집적되는 것을 특징으로 하는 반도체 저장 장치.
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