JPH0453098A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH0453098A JPH0453098A JP2163517A JP16351790A JPH0453098A JP H0453098 A JPH0453098 A JP H0453098A JP 2163517 A JP2163517 A JP 2163517A JP 16351790 A JP16351790 A JP 16351790A JP H0453098 A JPH0453098 A JP H0453098A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関Ｌ７、特に４１′導体不
揮発性記憶装置に関する。
揮発性記憶装置に関する。
「発明の概要〕
この発明は半導体不揮発性記憶装置において、一つのア
ドレスによって選択される１＆Ｈの記憶素子に、１前記
記憶素子に記憶される情報が誤った入力による誤書き換
えのような期待していない情報の書き換えに対し保護さ
れるべきか否かの情報を記憶する為の少なくとも１ビッ
トを有する事により、前記１つのアドレスによって選択
される１Ｍ４の記憶素子毎に誤書き込みからの保護機能
を設定できるようにしたものである。
ドレスによって選択される１＆Ｈの記憶素子に、１前記
記憶素子に記憶される情報が誤った入力による誤書き換
えのような期待していない情報の書き換えに対し保護さ
れるべきか否かの情報を記憶する為の少なくとも１ビッ
トを有する事により、前記１つのアドレスによって選択
される１Ｍ４の記憶素子毎に誤書き込みからの保護機能
を設定できるようにしたものである。
従来、記憶情報の保護機能を有する半導体不揮発性記憶
装置においては、第２図に示すようにある固定されたア
ドレス領域の記憶素子に書き込まれた情報を保護するも
のが知られていた。
装置においては、第２図に示すようにある固定されたア
ドレス領域の記憶素子に書き込まれた情報を保護するも
のが知られていた。
なお、１は記憶素子、３は読み出し書き込み回路、５は
ア）ルスデコーダである。
ア）ルスデコーダである。
（発明が解決し、ようとする課題〕
しかし、従来の技術は記笛情ｆＩｉ毎に悄執の保護につ
いて設定しようとした場合、保護すべき情報を記憶する
アドレスと保護しない情報を記憶するアドレスとを制約
する条件が発ηし、効率的な半導体不揮発性記憶装置の
利用ができないといり欠点があった。この発明は、従来
のこのよ・）な欠点を解決する為に、−°′フのアドレ
スによって選択される１組の記憶素子毎に任意に保護機
能が設定できる半導体不揮発性記憶装置を得ることを目
的としている。
いて設定しようとした場合、保護すべき情報を記憶する
アドレスと保護しない情報を記憶するアドレスとを制約
する条件が発ηし、効率的な半導体不揮発性記憶装置の
利用ができないといり欠点があった。この発明は、従来
のこのよ・）な欠点を解決する為に、−°′フのアドレ
スによって選択される１組の記憶素子毎に任意に保護機
能が設定できる半導体不揮発性記憶装置を得ることを目
的としている。
ｃａ！ｓを解決するための手段〕
上記課題を解決するために、この発明は一つのアドレス
によって選択される１組の記憶素子毎に新たな少なくと
も１ビットの記憶素子を設けることにより、新たに設け
た前記記憶素子に前記１組の記憶素子に記憶される情報
が保護されるべきか否かの情報を記憶して、書き換えに
際しては、新たに設けた前記記憶素子を読み出し判別す
ることにより、誤った書き換えから保護できるようにし
た。
によって選択される１組の記憶素子毎に新たな少なくと
も１ビットの記憶素子を設けることにより、新たに設け
た前記記憶素子に前記１組の記憶素子に記憶される情報
が保護されるべきか否かの情報を記憶して、書き換えに
際しては、新たに設けた前記記憶素子を読み出し判別す
ることにより、誤った書き換えから保護できるようにし
た。
上記のような記憶素子を有する半導体不揮発性記憶装置
に対し書き込み動作を行うようにすると、まずアドレス
の指定により選択された１１Ｊ１の記憶素子毎に新たに
設：Ｊられた記憶素子が読み出され、選択された１組の
記憶素子に記憶されている情報が保護されるべき情報か
否かが判定される。保護されるべきではないものと判定
された場合は、弓き続き発注する不揮発性の書き込み動
作へと進め、もし保護されるべきものと判定された場合
には、これに続く不揮発性の書き込み動作は停止または
選択された１Ｍｉの記憶素子−は影響がないよ・うに働
くようにしたものである。
に対し書き込み動作を行うようにすると、まずアドレス
の指定により選択された１１Ｊ１の記憶素子毎に新たに
設：Ｊられた記憶素子が読み出され、選択された１組の
記憶素子に記憶されている情報が保護されるべき情報か
否かが判定される。保護されるべきではないものと判定
された場合は、弓き続き発注する不揮発性の書き込み動
作へと進め、もし保護されるべきものと判定された場合
には、これに続く不揮発性の書き込み動作は停止または
選択された１Ｍｉの記憶素子−は影響がないよ・うに働
くようにしたものである。
以下にこの発明の半導体不揮発性記憶装置の実施例を図
面に基づいて説明する。
面に基づいて説明する。
第１図においてこの発明の書き換えが可能な不揮発性記
憶装置について説明すると、新たに設けられた少なくと
も１ビットの記憶素子２は、一つのアドレスによって選
択される１組の記憶素子１と同時に選択されるように、
アドレス入力信号よりアドレスデコーダ５を介して接続
されている。
憶装置について説明すると、新たに設けられた少なくと
も１ビットの記憶素子２は、一つのアドレスによって選
択される１組の記憶素子１と同時に選択されるように、
アドレス入力信号よりアドレスデコーダ５を介して接続
されている。
前記１組の記憶素子１を構成するメモリーセル旧」φ〜
Ｍｉｊｎはそれぞれに接続されたビット線Ｂｊφ〜Ｂｊ
ｎを通し、選択ゲー［Ｓｊφ〜Ｓｊｎを介して第１の読
め出し書き込み回路３に接続されている。
Ｍｉｊｎはそれぞれに接続されたビット線Ｂｊφ〜Ｂｊ
ｎを通し、選択ゲー［Ｓｊφ〜Ｓｊｎを介して第１の読
め出し書き込み回路３に接続されている。
また前記記憶素子２はビット線Ｂｊｐを通じ選択ゲ１−
Ｓｊｐを介して第２の読み出し書き込み回路４に接続
され、前記第２の読み出し書き込み回路４の判定出力は
、前記第１の読み出し書き込み回路３に書き込み動作を
制御するように接続される。
Ｓｊｐを介して第２の読み出し書き込み回路４に接続
され、前記第２の読み出し書き込み回路４の判定出力は
、前記第１の読み出し書き込み回路３に書き込み動作を
制御するように接続される。
書き込み動作を行わせようとすると、まずアドレスが指
定され、前記アドレスデコーダ５により前記１組の記憶
素子１が選択されるとともに、少なくとも１ピントの前
記記憶素子２の記憶されている内容が同時に選択される
。次に前記記憶素子２が前記ビット線Ｂｊｐと前記選択
ゲートＳｊｐとを介して前記第２の読み出し書き込み回
ｌ？８４へ読み出され、前記第２の読み出し書き込み回
路４は前記記憶素子２の内容即ち保護されるべきか否か
の情報を判定し前記第１の読み出し書き込み回路３へ入
力する。前記第２の読み出し書き込め回路４から得た情
報が保護すべきだという場合は、前記第１の読み出し書
き込み回路３は今、行わせようとしている書き込み動作
を無効にさせる。また、前記第２の読み出し書き込み回
路４から得た情報が保護すべきではないという場合は、
前記第１の読み出し書き込み回路３はアドレスによって
選択された前記１′ｉＪｉの記憶素子に対し行わせよう
としていた書き込み動作を行う。ここで前記記憶素子２
への保護されるべきか否かの情報の書き込み前記第２の
読み出し書き込み回路４で制御され、前記１＆［ｌの記
憶素子１への書き込みと同時に行うようにするかまたは
、単独で行えるようにするかは重要ではなく、この発明
の半導体不揮発性記憶装置を構成するシステムの仕様で
制御回路を設けることにより任意に設定できる。
定され、前記アドレスデコーダ５により前記１組の記憶
素子１が選択されるとともに、少なくとも１ピントの前
記記憶素子２の記憶されている内容が同時に選択される
。次に前記記憶素子２が前記ビット線Ｂｊｐと前記選択
ゲートＳｊｐとを介して前記第２の読み出し書き込み回
ｌ？８４へ読み出され、前記第２の読み出し書き込み回
路４は前記記憶素子２の内容即ち保護されるべきか否か
の情報を判定し前記第１の読み出し書き込み回路３へ入
力する。前記第２の読み出し書き込め回路４から得た情
報が保護すべきだという場合は、前記第１の読み出し書
き込み回路３は今、行わせようとしている書き込み動作
を無効にさせる。また、前記第２の読み出し書き込み回
路４から得た情報が保護すべきではないという場合は、
前記第１の読み出し書き込み回路３はアドレスによって
選択された前記１′ｉＪｉの記憶素子に対し行わせよう
としていた書き込み動作を行う。ここで前記記憶素子２
への保護されるべきか否かの情報の書き込み前記第２の
読み出し書き込み回路４で制御され、前記１＆［ｌの記
憶素子１への書き込みと同時に行うようにするかまたは
、単独で行えるようにするかは重要ではなく、この発明
の半導体不揮発性記憶装置を構成するシステムの仕様で
制御回路を設けることにより任意に設定できる。
以上説明したように、この発明は書き換え可能な半導体
不揮発性記憶装置において、−っのアドレスによって選
択される１組の記憶素子毎に、前記１＆Ｉｉの記憶素子
へ記憶する情報が誤書き込み等の誤動作に対し２保護さ
れるべき情報か否かを設定する事ができ、情報を記憶さ
せるアトＬ・スに幻する制限を大幅乙こ減らすことがで
きる。従って、ソフト開発時における制限を減らすこと
ができるとともに半導体不揮発性記憶装置を制御するＣ
ＰＵの暴走やノイズ等による誤動作から記憶情報を容５
にできるため、この発明にかかる半導体不揮発性記憶装
置を使用した機器の信頼性を大きく向上させることがで
きる。
不揮発性記憶装置において、−っのアドレスによって選
択される１組の記憶素子毎に、前記１＆Ｉｉの記憶素子
へ記憶する情報が誤書き込み等の誤動作に対し２保護さ
れるべき情報か否かを設定する事ができ、情報を記憶さ
せるアトＬ・スに幻する制限を大幅乙こ減らすことがで
きる。従って、ソフト開発時における制限を減らすこと
ができるとともに半導体不揮発性記憶装置を制御するＣ
ＰＵの暴走やノイズ等による誤動作から記憶情報を容５
にできるため、この発明にかかる半導体不揮発性記憶装
置を使用した機器の信頼性を大きく向上させることがで
きる。
第１図はこの発明にかかる半導体不揮発性記憶装置のブ
ロック図、第２図は従来の半導体不揮発性記憶装置のブ
ロック図である。 ・第１の１組の記憶素子 ・第２の記憶素子 ・第】の読み出し書き込み回路 ・第２の読み出し書き込み回路 ・アドレスデコーダ 以 上ユ
ロック図、第２図は従来の半導体不揮発性記憶装置のブ
ロック図である。 ・第１の１組の記憶素子 ・第２の記憶素子 ・第】の読み出し書き込み回路 ・第２の読み出し書き込み回路 ・アドレスデコーダ 以 上ユ
Claims (1)
- 一つのアドレスによって選択される少なくとも１ビット
以上で構成される１組の記憶素子に、前記記憶素子に記
憶される情報が期待しない書き換えから保護されるべき
情報か否かを記憶する少なくとも１ビットの記憶素子を
有することを特徴とする半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163517A JPH0453098A (ja) | 1990-06-20 | 1990-06-20 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163517A JPH0453098A (ja) | 1990-06-20 | 1990-06-20 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453098A true JPH0453098A (ja) | 1992-02-20 |
Family
ID=15775372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163517A Pending JPH0453098A (ja) | 1990-06-20 | 1990-06-20 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453098A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443897A (en) * | 1987-08-10 | 1989-02-16 | Nec Corp | Non-volatile semiconductor memory device capable of being erased and written electrically |
| JPH01155595A (ja) * | 1987-12-11 | 1989-06-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1990
- 1990-06-20 JP JP2163517A patent/JPH0453098A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6443897A (en) * | 1987-08-10 | 1989-02-16 | Nec Corp | Non-volatile semiconductor memory device capable of being erased and written electrically |
| JPH01155595A (ja) * | 1987-12-11 | 1989-06-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
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