JPS62286143A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、マイクロコンピュータシステム等においてそ
の記憶装置の内容をバッテリーにて１呆持する半導体記
憶装置に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図及
び第３図のようなものかおった。以下、その構成を説明
する。

第２図は従来のマイクロプロセッサにおけるバッテリー
バックアップシステムの一溝成例を示すブロック図であ
る。

このバッテリーバックアップシステムは、中央処理装置
（以下、ＣＰＵという〉１、半導体記１意装置（以下、
メモリという）２、入出力装置（以下、Ｉｌｏという）
３、及びリセット制御回路４を備えている。ＣＰｔＪ　
１の出力端子はアドレスバス５及び制御バス６を介して
メモリ２及びＩｌｏ　３に接続され、ざらにそれらＣＰ
ＵＩ、メモリ２及びＩｌｏ　３間がデータバス７で接続
され相互にデータの授受が行なわれる。

また、メインの電源線８はｃｐｕ　１、Ｉｌｏ　３及び
リセット制御回路４の各電源端子に直接接続され、さら
に該電源線８はダイオード９を介してメモリ２の電源端
子に接続されている。バックアップ用の電源１０は、ダ
イオード１１を介してメモリ２の電源端子に接続されて
いる。リセット制御回路４の出力側は、信号線１２を介
してＣＰＵ　１のリセット入力端子に接続されている。

第３図は第２図におけるメモリ２の一構成例を示すブロ
ック図である。

このメモリ２はバッテリーバックアップ用のため、スタ
ティック構成のＲＡＭ　（随時読み書き可能なメモリ）
が用いられる。該メモリ２は、複数のメモリセルを有す
るメモリセルブロック２１、アドレスデコーダ２２、Ｉ
１０バッファ２３、及び制御回路２４から構成されてい
る。アドレスデコーダ２２はアドレスバス５に接続され
たアドレス線２５上のアドレス信号を解読してメモリセ
ルブロック２１内の１メモリセルを選択する回路、Ｉ１
０バッファ２３はデータバス７に接続されたデータ線２
７に対するデータ信号の入、出力を行なう回路、制御回
路２４は制御バス６に接続された制御線２６上の制御信
号に基づきＩ１０バッファ２３の入、出力を制御する回
路でおる。アドレスデコーダ２２の出力により１メモリ
セルが５８択されると、制御回路２４は制御線２６の内
容によりＩ１０バッファ２３を制御し、選択されたメモ
リセルに対してデータの読出し、または書込みを行なわ
せる。

次に、第４図のタイミング図を参照しつつ電源印加時の
動作を説明する。

電源線８に電源電圧が印加されると、その電源電圧はｃ
ｐｕ　１、ｌ１０３及びリセット制御回路４に直接印加
されると共に、ダイオード９を介してメモリ２にも印加
される。リセット制御回路４は電源電圧の印加に応じて
信号線１２上にリセット信号を出力する。リセット信号
は、電源線８上の電源電圧か接地電位のＬレベルからＨ
レベルへと上昇しある一定時間経過後に、しレベルから
Ｈレベルとなる。第２図のシステムでは、信号線１２上
の電位がＬレベルでＣＰｔＪ　１がリセットとなり、電
源を印加して一定時間後にリセットか解除されるため、
電源印加後にＣＰＵ　１に対してリセットが行なわれる
。

また、ＣＰＩＪ　１により命令実行か行なわれ、その実
行結果かメモリ２に記・慮された後、電源線８の電源か
遮断されると、バックアップ用電源１０からダイオード
１１を通してメモリ２へ電源電圧が供給されるため、該
メモリ２の内容は電源線８の電源遮断にかかわらず保持
される。

（発明か解決しようとする問題点） しかしなから、上記構成の装置では、ｃｐｕ　１に対す
る電源電圧の上昇過程においてＣＰＵ　１の動作か保証
されていない電圧での動作が次のようにシステムに大ぎ
な影響を与えている。

第５図は電源印加時における第２図の拡大タイミング図
を示すもので、電源印加前の期間下１では当然ｃｐｕ　
１もリセット制御回路４も動作しないため、信号線１２
上のリセット信号及び制御バス６上の電位もＬレベルの
接地電位を示す。電源印加後の電源線８の電位が上昇す
る初期の期間Ｔ２において、信号線１２上のリセット信
号はＬレベルの接地電位を示すが、制御バス６上の制御
信号として、例えば書込み信号ＷＲ−を考えると、その
信号では電源線８の“電位の上昇と共に上昇する。すな
わち、明間叩ではＣＰＵ　１の内部は全く動作していな
い。

ざらに電源電圧が上昇して期間Ｔ３になると、ｃｐｕ　
１の内部は総てではなく部分的に動作を始める。期間Ｔ
３は、ＣＰＵ　１の動作保証電圧の範囲外であり、一般
にはＣＰＵ　１がどう勅くかは規定されていないため、
制御バス６上の制御信号のようにＣＰＵ　１の出力信号
か動作する信号もある。ざらに電源電圧が上昇し期間下
４になると、動作保証範囲ＳＦのため、正常なリセット
状態となる。その後、期間Ｔ５において信号線１２上の
リセット信号によりリセットが解除され、ＣＰＵ　１か
通常の動作を始める。

ここで、問題となるのは前記期間Ｔ３でおり、この期間
Ｔ３においてＣＰＵ　１は規定できない勝手な動作をす
ることになり、最悪のケースは、バッテリーバックアッ
プ中のメモリ２に対して書込みを行なう場合でおる。こ
の場合には、メモリ２にデータを記憶して電源線８を遮
断した後、電源を印加することによりメモリ２の内容が
変化する。しかし、期間■３においてＣＰＵ　１は決っ
た動作を行なわず、その動作か電源電圧、温度等の環境
条件や、個々のＣＰＵに異なるため、試作品の段階で問
題が無くても、場合によっては不安定な場合を生じる可
能性かあり、トラブルの原因となる。

本発明は前記従来技術が持っていた問題点として、バッ
クアップメモリに対する電源印加時のＣＰＵの誤書込み
の点について解決したバッテリーバックアップ用のメモ
リを提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、複数のメモリセ
ルを有するメモリセルブロックと、アドレス信号を解装
するアドレスデコーダと、データ信号の入、出力を行な
うバッファと、制御信号に基づ′き前記バッファの入、
出力を制御する制御回路とを備えたメモリにおいで、ア
クセス制御レジスタ及びアクセス制御回路を設けたもの
でおる。

ここで、アクセス制御レジスタはアドレス信号、データ
信号及び制御回路の出力に基づき、メモ１ノセルに対す
るアクセスの禁止および許可データを記憶する回路、ア
クセス制御回路はアクセス制御レジスタの出力に基づき
、制御回路の書込み、読出し制御動作を制御する回路で
おる。

（作　用） 本発明によれば、以上のようにメモリを構成したので、
アクセス制御レジスタ及びアクセス制御回路は、電源印
加時に制御回路に対してメモリセルへのアクセスを一時
的に禁止するように動くと共に、電源印加後においてア
クセスの禁止状態を解除するように動く。これにより、
電源印加時にあけるメモリセルへの誤書込みの防止が計
れる。

従って前記問題点を除去できるのでおる。

（実施例） 第１図は本発明の一実施例を示すメモリの構成ブロック
図である。

このメモリは、従来と同様にメモリセルブロック３１、
アドレスデコーダ３２、Ｉ１０バッファ３３、及びＩ１
０バッファ３３の入、出力を制御する制御回路３４を備
えている。アドレスデコーダ３２はアドレス線３５上の
アドレス信号を解読してメモリセルブロック３１内のメ
モリセルを選択する回路、Ｉ１０バッファ３３はデータ
バスに接続されたデータ線３７とメモリセルブロック３
１に接続された内部データ線３８との間のデータの授受
を行う回路、１ｔｉｌ制御回路３４（ま制御線３６上の
制御信号に基づぎＩ１０バッファ３３の入、出力を制御
する回路でおる。

本実施例ではさらに、アクセス制御レジスタ４０及びア
クセス制御回路４１が設けられている。アクセス制御レ
ジスタ４０は、メモリセルに対するアクセスの禁止およ
び許可データを記憶する回路であり、その入力側がアド
レス線３５、内部データ線３８及び制御回路３４の出力
側に接続されている。アクセス制御回路４１は、制御回
路３４の書込み、読出し制御動作を制御する回路でおり
、その入力側かアクセス制御レジスタ４０の出力側に接
続されると共に、その出力側が制御回路３４の入力側に
接続されている。

次に動作について説明する。

（１）メモリとしての通常動作モーミルアドレスデコー
ダ３２はアドレス線３５上のアドレス信号を解読し、メ
モリセルブロック３１内の１メモリセルを選択する。制
御線３６の内容により制御回路３４がＩ１０バッファ３
３の入、出力を１ＩＩＩ御するため、このＩ１０バッフ
ァ３３はデータ線３７の内容を内部データ線３８を通し
て）茸択されたメモリセルに書込んだり、選択されたメ
モリセルの内容を内部データ線３８を通して読出しそれ
をデータ線３７へ送出したりする。

（２）バッテリーバックアップモード 電源を遮断するためにバッテリーバックアップモードに
入る時には、前もってアドレス線３５及び制御線３６の
内容によりアクセス制御レジスタ４０を選択し、データ
線３７よりメモリセルに対しアクセスを禁止するデータ
を該アクセス制御レジスタ４０に格納する。一旦アクセ
ス制御レジスタ４０にアクセス禁止情報を格納すると、
次にメモリセルの内容を書き換えようとしても、アクセ
ス制御回路４１により制■１される制御回路３４が１７
０バツフア３３に対して書込み信号を出力しないため、
メモリセルの内容を書き換えない。そのため、電源遮断
前にアクセス制御レジスタ４０に対しアクセス禁止デー
タを格納すれば、次の電源印加時において誤動作により
メモリセルの内容が書き換えられることがない。

電源印加後は、アクセス制御レジスタ４０に対し、１回
または複数回の決められたデータ書込みおよび読出しを
行なうことでアクセス禁止状態を解除する。つまり、電
源遮断前にアクセス禁止データを１回、アクセス制御レ
ジスタ４０に書込み、電源印加後に再びメモリセルにア
クセスするために、１回または複数回の書込み、続出し
動作を実行すれば、パップリーバツクアップモードにあ
けるＣＰＵへの電源印１ｙｌ］時の誤動作が防止できる
。そのため、従来の第２図のようなバッテリーバックア
ップシステムでも、誤動作を起こすことがない。

本実施例の利点をまとめれば、次のようになる。

）（−Ｅリセルブロック３１に対するアクセスを制御す
るために、アクセス制御レジスタ４０及σアクセス制御
回路４１をΔΩけ、メモリセルに対しアクセスの禁止お
よびその禁止状態の解除を制御可能にしたので、マイク
ロコンピュータシステムに用いるバッテリーバックアッ
プ用のメモリとして誤動作を無くすことができる。Ｃｌ
Ｏ２（相補型ＳＯ３トランジスタ）て構成されるＣＰＵ
を用いたマイクロコンピュータシステムは、低消費電力
のために最近増ｈ口している。特にこのようなＣ）ＩＯ
３ＣＰＵ１．：おいては、低い電圧から部分的に動作し
始めるため、本実施列のメモリを適用すると、効果的で
おる。また、プログラムによりアクセスの制御が可能な
ため、マルチＣＰＩＪシステム等において共有メモリと
じて用いると、ある期間、他のＣＰＵからのアクセスを
禁止するようなこともできる。

（発明の効果） 以上詳細に説明したように、本発明によれば、アクセス
制御レジスタ及びアクセス制御回路を設けたので、電源
印加時においてメモリセルに対するアクセスが一時的に
禁止され、該メモリセルに対する誤書込みが的確に防止
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体記憶装置（メモ
リ）の構成ブロック図、第２図は従来のマイクロプロセ
ッサにあけるバッテリーバックアップシステムの構成例
を示すブロック図、第３図は第２図における従来の半導
体記憶装置くメモリ）の構成ブロック図、第４図は第２
図における電源印加時のタイミング図、第５図は第２図
における電源印加時の拡大タイミング図である。 ３１・・・・・・メモリセルブロック、３２・・・・・
・アドレスデコーダ、３３・・・・・・Ｉ１０バッファ
、３４・・・・・・制御回路、３５・・・・・・アドレ
ス線、３６・・・・・・制御線、３７・・・・・・デー
タ線、４０・・・・・・アクセス制御レジスタ、４１・
・・・・・アクセス制御回路。 出願人代理人　　柿　　本　　恭　　成３５　アドレス
岸泉 ３７°デ゛−夕線 第４図 第２図○電源印加時Ｏ拡太タイ煮ング図倍市区口

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルを有するメモリセルブロックと、アド
   レス信号を解読して前記メモリセルを選択するアドレス
   デコーダと、データ信号の入力および出力を行なうバッ
   ファと、前記選択されたメモリセルに対するデータの書
   込み、読出しのために制御信号に基づき前記バッファの
   入、出力を制御する制御回路とを備えた半導体記憶装置
   において、 前記アドレス信号、データ信号及び制御回路の出力に基
   づき、前記メモリセルに対するアクセスの禁止および許
   可データを記憶するアクセス制御レジスタと、 このアクセス制御レジスタの出力に基づき前記制御回路
   の書込み、読出し制御動作を制御するアクセス制御回路
   とを、 設けたことを特徴とする半導体記憶装置。