JP2006031917A - アクセスデータを貯蔵する回路を備えた半導体メモリ装置 - Google Patents

アクセスデータを貯蔵する回路を備えた半導体メモリ装置 Download PDF

Info

Publication number
JP2006031917A
JP2006031917A JP2005193053A JP2005193053A JP2006031917A JP 2006031917 A JP2006031917 A JP 2006031917A JP 2005193053 A JP2005193053 A JP 2005193053A JP 2005193053 A JP2005193053 A JP 2005193053A JP 2006031917 A JP2006031917 A JP 2006031917A
Authority
JP
Japan
Prior art keywords
memory cell
word line
cell array
access data
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005193053A
Other languages
English (en)
Other versions
JP4824956B2 (ja
Inventor
Kigo Boku
基 豪 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006031917A publication Critical patent/JP2006031917A/ja
Application granted granted Critical
Publication of JP4824956B2 publication Critical patent/JP4824956B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Abstract

【課題】 アクセスデータを貯蔵する回路を備えた半導体メモリ装置を提供する。
【解決手段】 本発明に従う半導体メモリ装置は、メモリセルアレイとアクセスデータを貯蔵する貯蔵装置とを含む。メモリセルアレイのアクセス可否は、貯蔵装置に貯蔵されているアクセスデータによって決定される。これにより、アクセスデータによって必要な場合にのみメモリセルアレイをアクセスするので電力消費を減らすことができる。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、より詳しくは、アクセスデータを貯蔵する回路を備えた半導体メモリ装置に関する。
半導体メモリ装置は、コンピュータの内部で使用されているメインメモリ（Ｍａｉｎ Ｍｅｍｏｒｙ）、マイクロプロセッサ内の内蔵メモリ（Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ）、キャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）の形態で広く使用されている。半導体メモリ装置は、広くＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに分けることができる。
ＲＡＭは、セル（Ｃｅｌｌ）にデータを任意に書き込み（ｗｒｉｔｅ ｉｎｔｏ）、貯蔵し（ｓｔｏｒｅ）、読み出す（ｒｅａｄ ｏｕｔ）ことができるメモリである。ＲＡＭは、電源が切れれば、貯蔵されたデータが消滅される所謂揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＡＭには、Ｄｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ）とＳｔａｔｉｃ ＲＡＭ（ＳＲＡＭ）とがある。
ＲＯＭは、単に読み出すことができるメモリである。ＲＯＭは、電源が切れても貯蔵されたデータが消滅されない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＯＭは、広くプログラミングが可能なＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）と１回のプログラミングのみ許容されるＯＴ−ＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ ＰＲＯＭ）とに分けられる。再プログラミングが可能なＰＲＯＭとしては、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）とがある。不揮発性メモリには、集積度が優れたフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）もある。
一般に、前述した半導体メモリ装置は、ワードライン及びビットラインにマトリックス形態で配列されたメモリセルを多数個有するメモリセルアレイと、ロウアドレス（ｒｏｗ ａｄｄｒｅｓｓ）が入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を印加する行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）と、カラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）が入力されてビットラインを選択するカラムデコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）と、ビットラインの電位を感知増幅して選択されたメモリセルのデータを読み出す感知増幅回路と、を含む。
このような構成を有する半導体メモリ装置は、ワードラインが活性化されれば、ワードラインに連結されている多数のメモリセルがアクセスされる。しかしながら、場合によってはワードラインが活性化されてもワードラインに連結されたメモリセルをアクセスする必要がない場合がある。
例えば、分岐予測（ｂｒａｎｃｈ ｐｒｅｄｉｃｔｉｏｎ）に使用される分岐ターゲットバッファ（Ｂｒａｎｃｈ Ｔａｒｇｅｔ Ｂｕｆｆｅｒ）の場合にそうである。一般に分岐ターゲットバッファは、ＳＲＡＭで設計される。分岐ターゲットバッファを構成するＳＲＡＭのメモリセルアレイには分岐命令語のアドレスと分岐されるターゲットアドレスとが貯蔵されている。分岐ターゲットバッファは、分岐方向がテイクン（ｔａｋｅｎ）に予測される場合だけではなく、ノットテイクン（ｎｏｔ−ｔａｋｅｎ）に予測される場合にも選択されたワードラインを活性化してワードラインに連結されたメモリセルをアクセスする。分岐方向がテイクン（ｔａｋｅｎ）である場合には、メモリセルアレイをアクセスして貯蔵されているターゲットアドレスを読み出し、当該ターゲットアドレスの命令語をフェッチ（ｆｅｔｃｈ）する。しかしながら、分岐方向がノットテイクン（ｎｏｔ−ｔａｋｅｎ）である場合には、ターゲットアドレスの命令語をフェッチする必要がないので、メモリセルアレイをアクセスする必要がない。すなわち、分岐方向がノットテイクン（ｎｏｔ−ｔａｋｅｎ）である場合には、不要にメモリセルアレイをアクセスしてその分だけ電力を浪費する結果を招来する。
最近、半導体メモリ装置を用いる携帯用機器（例えば、ノートブックコンピュータ、携帯電話機、ＰＤＡなど）が広く普及し、電力消費を減らす研究が活発に行なわれている。特に、携帯用機器を動作させる電源の電圧が次第に低下しつつも、低電力に対する要求はさらに増大されている。こうした電力減少傾向に照らして見ると、ワードラインが活性化される毎にメモリセルアレイをアクセスする従来の方法は、メモリセルアレイを不要にアクセスすることによって、その分だけ電力消費を多くするという問題点がある。
本発明の技術的課題は、メモリセルアレイをアクセスするためのデータを貯蔵する手段を備えて、電力消費を減らす半導体メモリ装置を提供することにある。
前述した技術的課題を達成するための本発明の一実施形態による半導体メモリ装置は、メモリセルアレイと、アクセスデータを貯蔵する貯蔵装置と、を含み、メモリセルアレイのアクセス可否は、アクセスデータによって決定される。ここで、貯蔵装置はメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するメモリセルであることを特徴とする。
実施形態で、半導体メモリ装置は、メモリセルに貯蔵されたアクセスデータに応答してデコーダで提供されたワードライン電圧をメモリセルアレイに伝達する論理ゲートをさらに含む。
実施形態で、半導体メモリ装置は、メモリセルに貯蔵されたアクセスデータ、および動作モードに応答してデコーダで提供されたワードライン電圧をメモリセルアレイに伝達する論理ゲートをさらに含む。論理ゲートは、動作モードが書き取りモードである場合には、アクセスデータに関係なくワードライン電圧をメモリセルアレイに伝達する。
実施形態で、メモリセルアレイは、ＳＲＡＭメモリセルアレイであることを特徴とする。この際、貯蔵装置は、ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭメモリセルである。
前述した技術的課題を達成するための本発明の他の実施形態による半導体メモリ装置は、メモリセルアレイと、アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダと、アクセスデータを貯蔵する貯蔵装置と、アクセスデータに応答してワードライン電圧をメモリセルアレイに伝達する論理ゲートと、を含む。ここで、貯蔵装置は、１ビットのデータを貯蔵するメモリセルであることを特徴とする。
実施形態で、論理ゲートは、アクセスデータ及び動作モードに応答してワードライン電圧をメモリセルアレイに伝達する。動作モードが書き取りモードである場合にアクセスデータに関係なくワードライン電圧をメモリセルアレイに伝達することを特徴とする。
実施形態で、 メモリセルアレイは、ＳＲＡＭメモリセルアレイであることを特徴とする。貯蔵装置は、ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭメモリセルである。
前述したように本発明によれば、メモリセルアレイに連結されるそれぞれのワードラインにアクセス情報を貯蔵する手段を備え、従来に比べて半導体メモリ装置で消費される電力を多く減らすことができる。
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。
図１は本発明に従う半導体メモリ装置についての一実施形態を示すブロック図である。図１に示された半導体メモリ装置１は、メモリセルアレイ１００と、ワードラインゲーティング回路２００と、デコーダ３００と、感知増幅回路４００と、を含む。
メモリセルアレイ１００は、セル（Ｃｅｌｌ）の種類に応じて多様な形態で実現できる。例えば、ＤＲＡＭセルは、スイッチの役割を果たすトランジスタとデータを貯蔵するキャパシタとから構成される。ＳＲＡＭセルは、通常、二つのＰＭＯＳトランジスタと四つのＮＭＯＳトランジスタとから構成される。メモリセルアレイ１００には、ワードライン及びビットラインに連結されてマトリックス形態で配列されたメモリセル（ＤＲＡＭセル、ＳＲＡＭセルなど）が複数存在する。
デコーダ３００は、アドレスＡＤＤＲが入力されてワードラインを選択し、選択されたワードラインＷＬにワードライン電圧を印加する。
ワードラインゲーティング回路２００は、メモリセルアレイ１００とデコーダ３００との間に設ける。ワードラインゲーティング回路２００は、アクセスデータを貯蔵している貯蔵装置である。アクセスデータは、メモリセルアレイ１００のアクセス可否を決定するためのデータである。ワードラインゲーティング回路２００は、メモリセル２１０と論理ゲート２２０とから構成することができる。
メモリセル２１０は、アクセスデータを貯蔵する。メモリセル２１０は、ＤＲＡＭセル、ＳＲＡＭセルなどで多様に実現することができる。メモリセル２１０は、メモリセルアレイ１００のそれぞれのワードラインに連結される。メモリセル２１０は、１ビットのアクセスデータを貯蔵する。
論理ゲート２２０は、アクセスデータに応答してワードライン電圧がメモリセルアレイ１００に伝達されるようにする。例えば、論理ゲート２２０は、メモリセル２１０に貯蔵されたアクセスデータが“１”である場合には、デコーダ３００から印加されたワードライン電圧がメモリセルアレイ１００に伝達されるようにする。しかしながら、アクセスデータが“０”である場合には、ワードライン電圧がメモリセルアレイ１００に伝達されないようにする。
論理ゲート２２０は、アクセスデータだけではなく、動作モードに応答してワードライン電圧がメモリセルアレイ１００に伝達されるように実現することができる。すなわち、図１で制御信号（Ｗｒｉｔｅ）に応じて動作モードが書き取り動作である場合には、アクセスデータに関係なくワードラインである電圧がメモリセルアレイ１００に伝達されるようにすることができる。
感知増幅回路４００は、ビットラインＢＬ，／ＢＬ，Ｂｉｔ，／Ｂｉｔを介してメモリセルアレイ１００及びメモリセル２１０に連結される。感知増幅回路４００は、ビットラインＢＬ，／ＢＬ，Ｂｉｔ，／Ｂｉｔの電位を感知増幅する。図１でビットラインはそれぞれ対で示されている。一般に、ＤＲＡＭとＳＲＡＭでは、一つのメモリセルに連結されるビットラインは対から構成される。しかしながら、本発明に従う半導体メモリ装置は、これに限定されるものではなく、一つのメモリセルに一つのビットラインのみが連結されている場合（例えば、フラッシュメモリ）にも適用可能である。
図２は、図１に示されたワードラインゲーティング回路についての好適な実施形態を示す回路図である。図２を参照すると、ワードラインゲーティング回路２００は、ワードラインＷＬを介してデコーダ（図１参照）３００に連結され、ワードライン（Ｇａｔｅｄ ＷＬ）を介してメモリセルアレイ１１０に連結される。そしてビットライン対Ｂｉｔ，／Ｂｉｔを通じて感知増幅回路（図１参照）４００に連結される。ワードラインゲーティング回路２００は、メモリセル２１０と論理ゲート２２０とから構成される。
図２で、メモリセル２１０は、１ビットのデータを貯蔵できるＳＲＡＭセルである。ＳＲＡＭセル２１０は、二つのＰＭＯＳトランジスタＰ１，Ｐ２と、四つのＮＭＯＳトランジスタＮ１〜Ｎ４と、から構成される通常のＳＲＡＭセルである。１ビットＳＲＡＭセル２１０には、アクセスデータが貯蔵される。アクセスデータによってメモリセルアレイ１１０に対するアクセス可否が決定される。好適な実施形態で、メモリセル２１０がＳＲＡＭセルであるとき、メモリセルアレイ１１０は、ＳＲＡＭのメモリセルアレイとして、ワードライン（Ｇａｔｅｄ ＷＬ）に連結される複数のＳＲＡＭセルから構成される。メモリセル２１０がＤＲＡＭセルであれば、メモリセルアレイ１１０はワードライン（Ｇａｔｅｄ ＷＬ）に連結される複数のＤＲＡＭセルから構成される。
論理ゲート２２０は、一つのＡＮＤゲートＧ１と一つのＯＲゲートＧ２とから構成される。ＡＮＤゲートＧ１は、二つの入力端子と一つの出力端子とを有する。一つの入力端子は、ワードラインＷＬに連結され、他の一つの入力端子はＯＲゲートＧ２の出力端子に連結され、出力端子はワードライン（Ｇａｔｅｄ ＷＬ）に連結される。ＯＲゲートＧ２は、二つの入力端子と一つの出力端子とを有する。一つの入力端子は、ＳＲＡＭセル２１０の出力端子に連結され、他の一つの入力端子は、制御信号（Ｗｒｉｔｅ）が入力され、出力端子はＡＮＤゲートＧ１の入力端子に連結される。
このような構成を有するワードラインゲーティング回路２００は、例えばＳＲＡＭセル２１０に貯蔵されたアクセスデータが“１”である場合には、ＯＲゲートＧ２の出力が常に“１”になってワードラインＷＬが活性化されれば、メモリセルアレイ１１０に連結されたワードライン（Ｇａｔｅｄ ＷＬ）も活性化される。従って、アクセスデータが“１”である場合には、ワードラインＷＬが活性化されれば、メモリセルアレイ１１０はアクセスされる。しかしながら、制御信号（Ｗｒｉｔｅ）が活性化されない状態でＳＲＡＭセル２１０に貯蔵されたデータが“０”である場合には、ＯＲゲートＧ２の出力が“０”になる。従って、ＡＮＤゲートＧ１の出力は、“０”になってワードラインＷＬに印加された電圧は、ワードライン（Ｇａｔｅｄ ＷＬ）に伝達されない。従って、メモリセルアレイ１１０はアクセスされない。
一方、制御信号（Ｗｒｉｔｅ）が活性化された場合には、ＯＲゲートＧ２の出力が常に“１”になるので、ＳＲＡＭセル２１０に貯蔵されているアクセスデータに関係なくワードラインＷＬに印加された電圧は、ワードライン（Ｇａｔｅｄ ＷＬ）に伝達される。
本発明に従う半導体メモリ装置は、メモリセルアレイ１００に連結されたそれぞれのワードラインにアクセス情報を貯蔵するためワードラインゲーティング回路２００を備える。ワードラインゲーティング回路２００に貯蔵されたアクセスデータが“０”である場合には、メモリセルアレイはアクセスされない。しかしながら、書き取り動作時には、アクセスデータに関係なく書き取り動作が行われなければならないのでメモリセルアレイはアクセスされる。
本発明に従う半導体メモリ装置によれば、ワードラインゲーティング回路に貯蔵されたアクセス情報が“０”である場合には、メモリセルアレイをアクセスしないようにする。これによって、不要にメモリセルアレイをアクセスすることによって浪費される電力を減らすことができる。また、メモリセルアレイに連結されるそれぞれのワードラインにアクセス情報を貯蔵するので、複雑な制御回路や長い遅延時間なしでもワードラインの制御のみで半導体メモリ装置で消費される電力を減少することができる。
なお、本発明の詳細な説明では、具体的な実施形態について説明したが、本発明の範囲から外れない限度内で種々の変形が可能であることはいうまでもない。したがって、本発明の範囲は、前述した実施形態に限定されるものではなく、添付した特許請求の範囲及び特許請求の範囲と均等な範囲に及ぶ。
本発明に従う半導体メモリ装置の一実施形態を示すブロック図である。 図１に示されたワードラインゲーティング回路の一例を示す回路図である。
符号の説明
１００：メモリセルアレイ
２００：ワードランゲーティング回路
２１０：メモリセル
２２０：論理ゲート
３００：デコーダ
４００：センスアンプ

Claims (20)

  1. メモリセルアレイ；および
    アクセスデータを貯蔵する貯蔵装置；
    を含み、
    前記メモリセルアレイのアクセス可否は、前記アクセスデータによって決定されること
    を特徴とする半導体メモリ装置。
  2. 前記貯蔵装置は、前記メモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するメモリセルであること
    を特徴とする請求項１に記載の半導体メモリ装置。
  3. アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダをさらに含むこと
    を特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記メモリセルに貯蔵されたアクセスデータに応答して前記デコーダで提供されたワードライン電圧を前記メモリセルアレイに伝達する論理ゲートをさらに含むこと
    を特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記論理ゲートは、前記ワードライン電圧及び前記アクセスデータが入力されるＡＮＤゲートであること
    を特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記メモリセルに貯蔵されたアクセスデータ、そして動作モードに応答して前記デコーダで提供されたワードライン電圧を前記メモリセルアレイに伝達する論理ゲートをさらに含むこと
    を特徴とする請求項３に記載の半導体メモリ装置。
  7. 前記論理ゲートは、前記アクセスデータ及び前記動作モードが入力されるＯＲゲート；および
    前記ワードライン電圧及び前記ＯＲゲートの出力が入力されるＡＮＤゲート；
    から構成されることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記論理ゲートは、前記動作モードが書き取りモードである場合には、前記アクセスデータに関係なく前記ワードライン電圧を前記メモリセルアレイに伝達すること
    を特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記メモリセルアレイは、ＳＲＡＭメモリセルアレイであること
    を特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記貯蔵装置は、前記ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭセルであること
    を特徴とする請求項９に記載の半導体メモリ装置。
  11. メモリセルアレイ；
    アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダ；
    アクセスデータを貯蔵する貯蔵装置；および
    前記アクセスデータに応答して前記ワードライン電圧を前記メモリセルアレイに伝達する論理ゲート；
    を含むことを特徴とする半導体メモリ装置。
  12. 前記貯蔵装置は、１ビットのデータを貯蔵するメモリセルであること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記論理ゲートは、前記ワードライン電圧及び前記アクセスデータが入力されて前記ワードライン電圧を前記メモリセルアレイに伝達するＡＮＤゲートであること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記論理ゲートは、前記アクセスデータ及び動作モードに応答して前記ワードライン電圧を前記メモリセルアレイに伝達すること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  15. 前記論理ゲートは、前記アクセスデータ及び前記動作モードが入力されるＯＲゲート；および
    前記ワードライン電圧及び前記ＯＲゲートの出力が入力されるＡＮＤゲート；
    から構成されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記論理ゲートは、前記動作モードが書き取りモードである場合に前記アクセスデータに関係なく前記ワードライン電圧を前記メモリセルアレイに伝達すること
    を特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記メモリセルアレイは、ＳＲＡＭメモリセルアレイであること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  18. 前記貯蔵装置は、前記ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭセルであること
    を特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記メモリセルアレイは、ＤＲＡＭメモリセルアレイであること
    を特徴とする請求項１１に記載の半導体メモリ装置。
  20. 前記貯蔵装置は、前記ＤＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＤＲＡＭセルであること
    を特徴とする請求項１９に記載の半導体メモリ装置。
JP2005193053A 2004-07-16 2005-06-30 アクセスデータを貯蔵する回路を備えた半導体メモリ装置 Active JP4824956B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040055638A KR100634384B1 (ko) 2004-07-16 2004-07-16 액세스 데이터를 저장하는 회로를 구비한 반도체 메모리 장치
KR2004-055638 2004-07-16

Publications (2)

Publication Number Publication Date
JP2006031917A true JP2006031917A (ja) 2006-02-02
JP4824956B2 JP4824956B2 (ja) 2011-11-30

Family

ID=34910109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005193053A Active JP4824956B2 (ja) 2004-07-16 2005-06-30 アクセスデータを貯蔵する回路を備えた半導体メモリ装置

Country Status (6)

Country Link
US (1) US7227791B2 (ja)
JP (1) JP4824956B2 (ja)
KR (1) KR100634384B1 (ja)
CN (1) CN1725374B (ja)
GB (1) GB2416234B (ja)
TW (1) TWI264002B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007200523A (ja) * 2006-01-26 2007-08-09 Internatl Business Mach Corp <Ibm> 書込みデータに基づいて選択的に行付勢するためのシステム及び方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263167B1 (ko) * 2006-02-13 2013-05-09 삼성전자주식회사 메모리 셀에 대한 액세스 정보를 저장하는 반도체 메모리장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62286143A (ja) * 1986-06-04 1987-12-12 Oki Electric Ind Co Ltd 半導体記憶装置
JPH09180450A (ja) * 1995-12-21 1997-07-11 Nec Corp 半導体記憶装置
JPH10188577A (ja) * 1996-12-19 1998-07-21 Sony Corp 半導体不揮発性記憶装置
JPH10207707A (ja) * 1997-01-14 1998-08-07 Ind Technol Res Inst スーパースカラパイプライン式データ処理装置の可変長命令の並列デコーディング装置及び方法
JPH11312086A (ja) * 1998-04-28 1999-11-09 Nec Corp 命令処理装置
JP2003007066A (ja) * 2001-06-26 2003-01-10 Nec Microsystems Ltd メモリ回路
JP2004145485A (ja) * 2002-10-22 2004-05-20 Toshiba Corp 命令の投機的実行制御装置およびその方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2636476B2 (ja) * 1990-07-17 1997-07-30 日本電気株式会社 不揮発性半導体記憶装置
US5355345A (en) * 1993-10-04 1994-10-11 At&T Bell Laboratories Fully scalable memory apparatus
KR960015592B1 (ko) 1994-04-13 1996-11-18 재단법인 한국전자통신연구소 버스 정보처리기의 응답장치 및 그 방법(The Responder and the method thereof in the Bus Information Processing Unit)
JPH0845275A (ja) 1994-07-29 1996-02-16 Toshiba Corp メモリリード／ライト制御方法およびその方法を使用したメモリ装置
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US6173356B1 (en) * 1998-02-20 2001-01-09 Silicon Aquarius, Inc. Multi-port DRAM with integrated SRAM and systems and methods using the same
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP3678117B2 (ja) * 2000-06-01 2005-08-03 松下電器産業株式会社 半導体記憶装置およびその検査方法
US6597610B2 (en) 2000-12-29 2003-07-22 Texas Instruments Incorporated System and method for providing stability for a low power static random access memory cell
JP4868661B2 (ja) * 2001-06-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6434048B1 (en) * 2001-07-20 2002-08-13 Hewlett-Packard Company Pulse train writing of worm storage device
JP2004047003A (ja) 2002-07-15 2004-02-12 Renesas Technology Corp 記憶装置
JP4689933B2 (ja) 2002-08-30 2011-06-01 富士通セミコンダクター株式会社 スタティック型半導体記憶装置およびその制御方法
US6950368B2 (en) * 2003-02-25 2005-09-27 Micron Technology, Inc. Low-voltage sense amplifier and method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62286143A (ja) * 1986-06-04 1987-12-12 Oki Electric Ind Co Ltd 半導体記憶装置
JPH09180450A (ja) * 1995-12-21 1997-07-11 Nec Corp 半導体記憶装置
JPH10188577A (ja) * 1996-12-19 1998-07-21 Sony Corp 半導体不揮発性記憶装置
JPH10207707A (ja) * 1997-01-14 1998-08-07 Ind Technol Res Inst スーパースカラパイプライン式データ処理装置の可変長命令の並列デコーディング装置及び方法
JPH11312086A (ja) * 1998-04-28 1999-11-09 Nec Corp 命令処理装置
JP2003007066A (ja) * 2001-06-26 2003-01-10 Nec Microsystems Ltd メモリ回路
JP2004145485A (ja) * 2002-10-22 2004-05-20 Toshiba Corp 命令の投機的実行制御装置およびその方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007200523A (ja) * 2006-01-26 2007-08-09 Internatl Business Mach Corp <Ibm> 書込みデータに基づいて選択的に行付勢するためのシステム及び方法

Also Published As

Publication number Publication date
TWI264002B (en) 2006-10-11
JP4824956B2 (ja) 2011-11-30
US20060013057A1 (en) 2006-01-19
KR100634384B1 (ko) 2006-10-16
CN1725374A (zh) 2006-01-25
GB0514040D0 (en) 2005-08-17
KR20060006553A (ko) 2006-01-19
CN1725374B (zh) 2012-01-25
US7227791B2 (en) 2007-06-05
GB2416234B (en) 2007-05-16
TW200608392A (en) 2006-03-01
GB2416234A (en) 2006-01-18

Similar Documents

Publication Publication Date Title
US7573738B2 (en) Mode selection in a flash memory device
JP4813074B2 (ja) キャッシュ読み出し動作を実行する装置およびその方法
US20090157983A1 (en) Method and apparatus for using a variable page length in a memory
US7209404B2 (en) Low power memory sub-system architecture
US9025381B2 (en) Block-row decoders, memory block-row decoders, memories, methods for deselecting a decoder of a memory and methods of selecting a block of memory
JP2007294039A (ja) 不揮発性半導体記憶装置
KR20080075701A (ko) 메모리 시스템 및 그것의 데이터 읽기 방법
JP2005196932A (ja) タグブロック付き半導体メモリ装置
JP4824956B2 (ja) アクセスデータを貯蔵する回路を備えた半導体メモリ装置
KR101263167B1 (ko) 메모리 셀에 대한 액세스 정보를 저장하는 반도체 메모리장치
JP4421446B2 (ja) 不揮発性半導体記憶装置
US6791354B2 (en) Semiconductor integrated circuit
US7957193B2 (en) Semiconductor memory device including two different nonvolatile memories
US7486542B2 (en) General purpose register circuit
US20080266950A1 (en) Data path circuit in a flash memory device
CN107886989B (zh) 半导体器件及其操作方法
JP4635173B2 (ja) メモリシステムおよびその制御方法
JP2010073245A (ja) 不揮発性半導体記憶装置
JPWO2006103734A1 (ja) 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
JP3061835B2 (ja) メモリ回路
JP2001331371A (ja) 強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法
JP5141005B2 (ja) 半導体メモリ
US20070247950A1 (en) Memory device with reduced stand-by mode power consumption

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110816

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110909

R150 Certificate of patent or registration of utility model

Ref document number: 4824956

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250