JPH0325230Y2 - - Google Patents
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- Publication number
- JPH0325230Y2 JPH0325230Y2 JP1986195449U JP19544986U JPH0325230Y2 JP H0325230 Y2 JPH0325230 Y2 JP H0325230Y2 JP 1986195449 U JP1986195449 U JP 1986195449U JP 19544986 U JP19544986 U JP 19544986U JP H0325230 Y2 JPH0325230 Y2 JP H0325230Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- memory
- output
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 206010016531 fetishism Diseases 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
この考案はコンピユータを用いた制御装置、例
えばPOSシステムの装置に設けられるRAM等の
メモリプロテクト回路に関するものである。
えばPOSシステムの装置に設けられるRAM等の
メモリプロテクト回路に関するものである。
［従来例］
従来、この種のメモリプロテクト回路は、例え
ばプログラムによりのソフト的に行うものがあ
る。これは、プログラムの出力命令によりメモリ
の書き込み可、不可（プロテクト可、不可）を選
択し、プロテクト可のプロテクトエリアのRAM
等に書き込むことができないようにしている。
ばプログラムによりのソフト的に行うものがあ
る。これは、プログラムの出力命令によりメモリ
の書き込み可、不可（プロテクト可、不可）を選
択し、プロテクト可のプロテクトエリアのRAM
等に書き込むことができないようにしている。
また、これには、フリツプ・フロツプ（FF）
回路を用いたハード的に行うものもある。これ
は、メモリの書き込みを行うときに、そのFF回
路をセツトしてメモリライト信号の禁止ゲートを
開き、RAM等のメモリに書き込むようにする。
回路を用いたハード的に行うものもある。これ
は、メモリの書き込みを行うときに、そのFF回
路をセツトしてメモリライト信号の禁止ゲートを
開き、RAM等のメモリに書き込むようにする。
［考案が解決しようとする問題点］
しかしながら、上記プログラムによりプロテク
ト可を選択し、プロテクロエリアを指定した場合
でも、プログラムの暴走等により一度ゲートが開
いてプロテクト不可になつてしまうと、そのプロ
テクトエリアのRAM等の全体の内容が書き換え
られる場合があり、プロテクト回路の意味がなく
なるという問題点があつた。
ト可を選択し、プロテクロエリアを指定した場合
でも、プログラムの暴走等により一度ゲートが開
いてプロテクト不可になつてしまうと、そのプロ
テクトエリアのRAM等の全体の内容が書き換え
られる場合があり、プロテクト回路の意味がなく
なるという問題点があつた。
また、上記FF回路によりメモリプロテクト回
路についても同様に、メモリに書き込むため一旦
禁止ゲートを開くとその状態が続くため、RAM
等のメモリエリア全体の内容が書き換えられる確
率が高いという問題点があつた。
路についても同様に、メモリに書き込むため一旦
禁止ゲートを開くとその状態が続くため、RAM
等のメモリエリア全体の内容が書き換えられる確
率が高いという問題点があつた。
さらに、上記メモリプロテクト回路にあつて
は、正常なプログラムの実行により書き込みが行
われる際、書き込まれるメモリエリアがメモリの
正しいエリアであるか、書き込み禁止のプロテク
トエリアであるかの判別をすることができなかつ
た。
は、正常なプログラムの実行により書き込みが行
われる際、書き込まれるメモリエリアがメモリの
正しいエリアであるか、書き込み禁止のプロテク
トエリアであるかの判別をすることができなかつ
た。
この考案は上記問題点に鑑みなされたものであ
り、その目的はメモリの書き込み時のみ書き込み
禁止ゲートを開くようにして、プログラムの暴走
等の際にメモリの書き換えられる確率をより少な
くすることができるメモリプロテクト回路を提供
することにある。
り、その目的はメモリの書き込み時のみ書き込み
禁止ゲートを開くようにして、プログラムの暴走
等の際にメモリの書き換えられる確率をより少な
くすることができるメモリプロテクト回路を提供
することにある。
［問題点を解決するための手段］
上記目的を達成するために、この考案は、
CPUからのアドレス信号で“Ｌ”レベルあるい
は“Ｈ”レベルの信号を出力する第１の論理回路
と、そのCPUの命令コードフエツチサイクルで
出力される制御信号（1信号）をクロツクとし、
このクロツクのタイミング上記記第１の論理回路
の出力状態をセツトするフリツプ・フロツプ回路
と、このフリツプ・フロツプ回路の出力信号と上
記CPUの実行サイクルでそのCPUから出力され
るメモリライト信号（信号）とを論理積し、
この論理積した信号をメモリの書き込み信号
（1信号）とする第２の論理回路とを備えたこ
とを要旨とする。
CPUからのアドレス信号で“Ｌ”レベルあるい
は“Ｈ”レベルの信号を出力する第１の論理回路
と、そのCPUの命令コードフエツチサイクルで
出力される制御信号（1信号）をクロツクとし、
このクロツクのタイミング上記記第１の論理回路
の出力状態をセツトするフリツプ・フロツプ回路
と、このフリツプ・フロツプ回路の出力信号と上
記CPUの実行サイクルでそのCPUから出力され
るメモリライト信号（信号）とを論理積し、
この論理積した信号をメモリの書き込み信号
（1信号）とする第２の論理回路とを備えたこ
とを要旨とする。
［実施例］
以下、この考案の実施例を図面に基づいて説明
する。
する。
図において、１はCPU（例えばZ80（商品名））
のアドレス信号が入力されるアンド（AND）回
路（第１の論理回路）であり、このアンド回路１
は所定のアドレス信号のときに“Ｈ”レベルを出
力するデコーダの動作をする。アンド回路１の出
力はＤ形フリツプ・フロツプ回路（FF回路）２
の入力端子Ｄに入力している。このＤ形フリツ
プ・フロツプ回路２のクロツク入力端子CKには
CPUの命令フエツチ・サイクルで出力される1
信号が入力し、そのリセツト端子Ｒには電源の
ON，OFF信号が入力している。また、Ｄ形フリ
ツプ・フロツプ回路２の出力信号（出力信号）
およびCPUからのメモリライト（）信号は
それぞれ第２の論理回路である２ナンド
（NAND）回路（ORの負論理回路）３に入力し
ている。
のアドレス信号が入力されるアンド（AND）回
路（第１の論理回路）であり、このアンド回路１
は所定のアドレス信号のときに“Ｈ”レベルを出
力するデコーダの動作をする。アンド回路１の出
力はＤ形フリツプ・フロツプ回路（FF回路）２
の入力端子Ｄに入力している。このＤ形フリツ
プ・フロツプ回路２のクロツク入力端子CKには
CPUの命令フエツチ・サイクルで出力される1
信号が入力し、そのリセツト端子Ｒには電源の
ON，OFF信号が入力している。また、Ｄ形フリ
ツプ・フロツプ回路２の出力信号（出力信号）
およびCPUからのメモリライト（）信号は
それぞれ第２の論理回路である２ナンド
（NAND）回路（ORの負論理回路）３に入力し
ている。
次に、上記構成からなるメモリプロテクト回路
の動作を第２図のタイムチヤートに基づいて説明
する。
の動作を第２図のタイムチヤートに基づいて説明
する。
まず、アンド回路１の出力が“Ｈ”レベルにな
るアドレス信号として、例えば7FFE（Ｈ）が設
定されているものとする。そして、CPUのプロ
グラムには、例えば下記の命令（式(2)および(3)）
が組み込まれる。
るアドレス信号として、例えば7FFE（Ｈ）が設
定されているものとする。そして、CPUのプロ
グラムには、例えば下記の命令（式(2)および(3)）
が組み込まれる。
7FFD（Ｈ） LD（HL），Ａ …(1)
7FFE（Ｈ） LD（HL），Ａ …(2)
7FFF（Ｈ） RET …(3)
すなわち、アドレス7FFE（Ｈ）にはＡレジス
タの内容をHLレジスタの指定番地のメモリに記
憶するための命令（上記式(2)）を設け、アドレス
7FFF（Ｈ）にはリターン命令（上記式(3)）を設
けておく。
タの内容をHLレジスタの指定番地のメモリに記
憶するための命令（上記式(2)）を設け、アドレス
7FFF（Ｈ）にはリターン命令（上記式(3)）を設
けておく。
このようにして組まれたプログラムにより、
CPUを動作させると、CPUのアドレスバスには
プログラムを実行するためのアドレス信号が出力
される。そして、CPUはそのアドレス信号によ
つてメモリから読み出したプログラムに基づいて
動作することになる。CPUのプログラムカウン
タが7FFD（Ｈ）になると、同図ａに示すように、
アドレスバスにはCPUの命令コードのフエツ
チ・サイクル時、すなわちM1サイクル時に7FFD
（Ｈ）のアドレス信号が出力され、上記式(1)のLD
（HL），Ａ命令の取り込みが行われる。このと
き、CPUから動作制御信号として1信号が命令
コードフエツチ・サイクル（M1サイクル）のタ
イミングで出力される。また、同図ｂに示すよう
に、その1信号は、各命令のフエツチ・サイク
ル時に出力されることから、上記式(2)，(3)に示す
命令のフエツチ・サイクル時にも出力される。
CPUを動作させると、CPUのアドレスバスには
プログラムを実行するためのアドレス信号が出力
される。そして、CPUはそのアドレス信号によ
つてメモリから読み出したプログラムに基づいて
動作することになる。CPUのプログラムカウン
タが7FFD（Ｈ）になると、同図ａに示すように、
アドレスバスにはCPUの命令コードのフエツ
チ・サイクル時、すなわちM1サイクル時に7FFD
（Ｈ）のアドレス信号が出力され、上記式(1)のLD
（HL），Ａ命令の取り込みが行われる。このと
き、CPUから動作制御信号として1信号が命令
コードフエツチ・サイクル（M1サイクル）のタ
イミングで出力される。また、同図ｂに示すよう
に、その1信号は、各命令のフエツチ・サイク
ル時に出力されることから、上記式(2)，(3)に示す
命令のフエツチ・サイクル時にも出力される。
ところで、同図ｃに示すように、上記式(2)のフ
エツチ・サイクル時においては、7FFE（Ｈ）の
アドレス信号により、アンド回路１の出力が
“Ｈ”レベルになるため、Ｄ形フリツプ・フロツ
プ回路２にはその“Ｈ”レベル信号が上記1信
号の立ち上がりタイミングでセツトされる（同図
ｄに示す）。なお、上記式(1)のLD（HL），Ａの命
令フエツチおよび上記式(3)のRETの命令フエツ
チのときには、アンド回路１の出力が“Ｌ”レベ
ルであることから、Ｄ形フリツプ・フロツプ回路
２にはその“Ｌ”レベルが上記1信号の立ち上
がりタイミングでセツトされる。すなわち、上記
式(2)のLD（HL），Ａの命令フエツチ時に、Ｄ形フ
リツプ・フロツプ回路２の出力が“Ｌ”レベル
になることから、ナンド回路３の禁止ゲートが解
除され、この解除は上記(3)のRET命令のフエツ
チ・サイクル時の1信号まで継続されることに
なる。
エツチ・サイクル時においては、7FFE（Ｈ）の
アドレス信号により、アンド回路１の出力が
“Ｈ”レベルになるため、Ｄ形フリツプ・フロツ
プ回路２にはその“Ｈ”レベル信号が上記1信
号の立ち上がりタイミングでセツトされる（同図
ｄに示す）。なお、上記式(1)のLD（HL），Ａの命
令フエツチおよび上記式(3)のRETの命令フエツ
チのときには、アンド回路１の出力が“Ｌ”レベ
ルであることから、Ｄ形フリツプ・フロツプ回路
２にはその“Ｌ”レベルが上記1信号の立ち上
がりタイミングでセツトされる。すなわち、上記
式(2)のLD（HL），Ａの命令フエツチ時に、Ｄ形フ
リツプ・フロツプ回路２の出力が“Ｌ”レベル
になることから、ナンド回路３の禁止ゲートが解
除され、この解除は上記(3)のRET命令のフエツ
チ・サイクル時の1信号まで継続されることに
なる。
そして、上記命令フエツチ・サイクル（M1サ
イクル）に続く新たなサイクル（M2サイクル）
においては、フエツチした命令の実行が行われ、
上記式(1)，(2)に示すLD（HL），Ａ命令の場合、
CPUからは信号が出力されるが（同図ｅに
示す）、その式(2)のLD（HL），Ａの実行サイクル
（M2サイクル）時の信号のみがナンド回路３
を通り、メモリの書き込み信号（1信号）に
される（同図ｆに示す）。すなわち、既に説明し
たように、その式(1)のLD（HL），Ａ命令のフエツ
チ・サイクル時においては、アンド回路１の出力
が“Ｌ”レベルであり、Ｄ形フリツプ・フロツプ
回路２にはその“Ｌ”レベルがセツトされている
からである（その出力が“Ｈ”レベルにされて
いるからである）。したがつて、上記プログラム
中の式(2)のLD（HL），Ａの実行においてのみ、Ａ
レジスタの内容をHLレジスタで指定される番地
のメモリ（RAM）に書き込むことができる。
イクル）に続く新たなサイクル（M2サイクル）
においては、フエツチした命令の実行が行われ、
上記式(1)，(2)に示すLD（HL），Ａ命令の場合、
CPUからは信号が出力されるが（同図ｅに
示す）、その式(2)のLD（HL），Ａの実行サイクル
（M2サイクル）時の信号のみがナンド回路３
を通り、メモリの書き込み信号（1信号）に
される（同図ｆに示す）。すなわち、既に説明し
たように、その式(1)のLD（HL），Ａ命令のフエツ
チ・サイクル時においては、アンド回路１の出力
が“Ｌ”レベルであり、Ｄ形フリツプ・フロツプ
回路２にはその“Ｌ”レベルがセツトされている
からである（その出力が“Ｈ”レベルにされて
いるからである）。したがつて、上記プログラム
中の式(2)のLD（HL），Ａの実行においてのみ、Ａ
レジスタの内容をHLレジスタで指定される番地
のメモリ（RAM）に書き込むことができる。
続いて、アドレスバスに7FFF（Ｈ）のアドレ
ス信号が出力され、上記式(3)の命令コードRET
のフエツチが行われる。このRET命令のフエツ
チ・サイクル（M1サイクル）時においては、既
に説明したように、アンド回路１の出力が“Ｌ”
レベルであり、Ｄ形フリツプ・フロツプ回路２の
Ｑ出力は“Ｈ”レベルにされる。したがつて、上
記アドレス7FFE（Ｈ）がコールさない限り、ナ
ンド回路３が禁止ゲートのままとなる。
ス信号が出力され、上記式(3)の命令コードRET
のフエツチが行われる。このRET命令のフエツ
チ・サイクル（M1サイクル）時においては、既
に説明したように、アンド回路１の出力が“Ｌ”
レベルであり、Ｄ形フリツプ・フロツプ回路２の
Ｑ出力は“Ｈ”レベルにされる。したがつて、上
記アドレス7FFE（Ｈ）がコールさない限り、ナ
ンド回路３が禁止ゲートのままとなる。
このように、この考案のメモリプロテクト回路
は、所定アドレス7FFE（Ｈ）がコールされたと
きのみナンド回路３のゲートを開き、メモリにメ
モリ書き込み信号（1信号）を出力する。し
たがつて、プログラムの中に上記式(2)，(3)を組み
込み、Ａレジスタに書き込みたいデータ等を格納
し、HLに書き込みたいメモリエリアのアドレス
を指定して上記式(2)をコールすれば、正しいメモ
リエリアへの書き込み動作を行うことができ、し
かもプログラムの暴走時に誤つた書き込みが行わ
れる確率も小さくなり、また上記HLレジスタに
指定したアドレスによりプロテクトエリアの判断
ができる。
は、所定アドレス7FFE（Ｈ）がコールされたと
きのみナンド回路３のゲートを開き、メモリにメ
モリ書き込み信号（1信号）を出力する。し
たがつて、プログラムの中に上記式(2)，(3)を組み
込み、Ａレジスタに書き込みたいデータ等を格納
し、HLに書き込みたいメモリエリアのアドレス
を指定して上記式(2)をコールすれば、正しいメモ
リエリアへの書き込み動作を行うことができ、し
かもプログラムの暴走時に誤つた書き込みが行わ
れる確率も小さくなり、また上記HLレジスタに
指定したアドレスによりプロテクトエリアの判断
ができる。
なお、上記メモリプロテクト回路を構成してい
る論理回路のアンド回路１、ナンド回路３および
Ｄ形フリツプ・フロツプ回路２は、他の論理回路
およびフリツプフロツプ回路により構成するよう
にしてもよい。
る論理回路のアンド回路１、ナンド回路３および
Ｄ形フリツプ・フロツプ回路２は、他の論理回路
およびフリツプフロツプ回路により構成するよう
にしてもよい。
［考案の効果］
以上説明したように、この考案のメモリプロテ
クト回路によれば、CPUから出力される動作制
御信号である1信号を利用して、所定のアドレ
ス信号ときのみCPUからのメモリライト信号
（信号）を通し、その他の場合には通さない
禁止ゲートを設けるようにしたので、CPUのプ
ログラム中に書き込み命令（例えば、LD（HL），
Ａ）、リターン命令を設けることにより、その所
定アドレスをコールしたときのみメモリ書き込み
信号（1信号）をメモリ（RAM）に入力す
ることができ、したがつてプログラムの暴走等に
よりRAM等に書き込みが１回（１バイト）毎で
あり、メモリの書き込み確率をより低くすること
ができる。また、この発明によれば、メモリに書
き込む際、その都度上記書き込み命令LD（HL），
ＡにおけるHLレジスタに書き込みたいメモリエ
リアのアドレスを指定するので、プロテクトエリ
アの判別に相当する働きもするという効果があ
る。
クト回路によれば、CPUから出力される動作制
御信号である1信号を利用して、所定のアドレ
ス信号ときのみCPUからのメモリライト信号
（信号）を通し、その他の場合には通さない
禁止ゲートを設けるようにしたので、CPUのプ
ログラム中に書き込み命令（例えば、LD（HL），
Ａ）、リターン命令を設けることにより、その所
定アドレスをコールしたときのみメモリ書き込み
信号（1信号）をメモリ（RAM）に入力す
ることができ、したがつてプログラムの暴走等に
よりRAM等に書き込みが１回（１バイト）毎で
あり、メモリの書き込み確率をより低くすること
ができる。また、この発明によれば、メモリに書
き込む際、その都度上記書き込み命令LD（HL），
ＡにおけるHLレジスタに書き込みたいメモリエ
リアのアドレスを指定するので、プロテクトエリ
アの判別に相当する働きもするという効果があ
る。
第１図はこの考案の一実施例を示すメモリプロ
テクト回路の回路図、第２図は上記メモリプロテ
クト回路の動作タイムチヤート図である。 図中、１はアンド回路、２はＤ形フリツプ・フ
ロツプ回路、３は２ナンド回路（ORの負論理）
である。
テクト回路の回路図、第２図は上記メモリプロテ
クト回路の動作タイムチヤート図である。 図中、１はアンド回路、２はＤ形フリツプ・フ
ロツプ回路、３は２ナンド回路（ORの負論理）
である。
Claims (1)
- 【実用新案登録請求の範囲】 CPUからのアドレス信号で“Ｌ”レベルある
いは“Ｈ”レベルの信号を出力する第１の論理回
路と、 前記CPUの命令コードフエツチサイクルで出
力される制御信号（1信号）をクロツクとし、
該クロツクのタイミングで前記第１の論理回路の
出力状態をセツトするフリツプ・フロツプ回路
と、 該フリツプ・フロツプ回路の出力信号と前記
CPUの実行サイクルでそのCPUから出力される
メモリライト信号（信号）とを論理積し、該
論理積した信号をメモリの書き込み信号（1
信号）とする第２の論理回路とを備えたことを特
徴とするメモリプロテクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986195449U JPH0325230Y2 (ja) | 1986-12-19 | 1986-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986195449U JPH0325230Y2 (ja) | 1986-12-19 | 1986-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6399948U JPS6399948U (ja) | 1988-06-29 |
| JPH0325230Y2 true JPH0325230Y2 (ja) | 1991-05-31 |
Family
ID=31153345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986195449U Expired JPH0325230Y2 (ja) | 1986-12-19 | 1986-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325230Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2854610B2 (ja) * | 1989-06-30 | 1999-02-03 | 株式会社東芝 | 携帯可能電子装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
-
1986
- 1986-12-19 JP JP1986195449U patent/JPH0325230Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239850A (ja) * | 1984-05-14 | 1985-11-28 | Fuji Xerox Co Ltd | 無停電メモリを備えたマイクロプロセツサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6399948U (ja) | 1988-06-29 |
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