JP2755318B2 - トレース回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータ応
用システムの開発に用いられるインサーキット・エミュ
レータに内蔵されるトレース回路に関する。

【０００２】

【従来の技術】一般に、マイクロコンピュータ応用シス
テムを開発する際に使用されるインサートキット・エミ
ュレータでは、エミュレーション内容をトレースするた
めにトレース回路が用いられる。このトレース回路には
いくつかの機能があって、あらかじめ設定した条件に一
致したステートのみをトレーサに書き込むクオリファイ
トレース機能もその一つである。

【０００３】以下、この種のトレース回路のクオリファ
イトレース時の動作について、図４および図５を参照し
て説明する。クオリファイ条件指定バス１０６には、あ
らかじめ、クオリファイ条件としてアドレス１００、デ
ータ２Ｂ、およびアドレス１０７、データ７Ｃが設定さ
れているものとする。図５に示すように、１命令目のス
テートＳ１でアドレスバス１０１からアドレス１００
が、データバス１０２からデータ２Ｂが、また、Ｒ／Ｗ
ステータス信号１０３がトレースデータとして入力され
ると、設定済みのクオリファイ条件と一致していること
をコンパレータ１が検出し、クオリファイ条件成立信号
１ａがアクティブになる。したがって、Ｒ／Ｗストロー
ブ信号１０４が入力されると、ＮＡＮＤ回路２の出力で
あるトレースメモリライト信号２ａがアクティブにな
り、トレースメモリ４にはカウンタ回路３が示すアドレ
スに、１命令目のステート１が書き込まれる。次に、１
命令目のステートＳ２から３命令目のステートＳ１まで
はクオリファイ条件指定バス１０６のデータと一致しな
いので、クオリファイ条件成立信号１ａがアクティブに
ならず、トレースメモリ４には書き込まれない。しか
し、３命令目のステートＳ２では、アドレスバス１０１
からアドレス１０７が、データバス１０２からデータ７
Ｃが、また、Ｒ／Ｗステータス信号１０３がトレースデ
ータとして入力されるので、設定済みのクオリファイ条
件と一致していることをコンパレータが検出し、クオリ
ファイ条件成立信号１ａがアクティブになり、トレース
メモリ４にカウンタ回路３命令目のステート２が書き込
まれる。次に、３命令目のステートＳ３ではクオリファ
イ条件指定バス１０６のデータと一致しないので、クオ
リファイ条件成立信号１ａがアクティブにならず、トレ
ースメモリ４には書き込まれない。したがって、カウン
タ回路３の初期値として「５」が設定されているものと
すると、トレースメモリ４には図６に示すトレースフレ
ームが書き込まれる。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
のトレース回路では、クオリファイ条件に一致するステ
ートのみがトレースメモリ４に書き込まれる。したがっ
て、２ステート以上のプログラムフェッチにおいて、あ
るステートにのみクオリファイをかけた場合には、全て
のステートをトレースメモリ４に書き込むことができな
いので、命令コードの逆アセンブル表示をすることがで
きず、マイクロコンピュータ応用システムのプログラム
を開発するときのデバッグ効率が低下するという欠点が
あった。

【０００５】本発明はこのような従来の問題を解決する
ものであり、命令の全てのステートにクオリファイ条件
が設定されていなくても、クオリファイ条件が成立する
命令の全てのステートをトレースメモリ４に書き込むこ
とができるトレース回路を提供することを目的をする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、マイクロコンピュータおよび
ターゲットシステムの評価を行なうために使用するイン
サーキット・エミュレータに内蔵されるトレース回路に
おいて、Ｍ１信号をデータ入力とし、Ｒ／Ｗストローブ
信号をラッチクロックとする第一のラッチ回路と、この
第一のラッチ回路の出力であるＭ１遅延信号をリセット
入力とし、クオリファイ条件成立信号をセット入力とす
るＳＲフリップフロップ回路と、このＳＲフリップフロ
ップ回路の出力であるクオリファイ条件成立セット反転
信号、Ｒ／Ｗストローブ信号およびＭ１信号を入力する
ＡＮＤ回路と、このＡＮＤ回路の出力であるトレースフ
レームアドレスロード信号をロード信号とし、Ｒ／Ｗス
トローブ信号をカウントクロックとし、後記第二のラッ
チ回路の出力であるトレースフレームＭ１ラッチデータ
をデータ入力とするカウンタ回路と、このカウンタ回路
の出力をデータ入力とし、Ｍ１信号をラッチクロックと
する第二のラッチ回路とを有している。

【０００７】

【作用】本発明はこのように構成されているので、命令
の全てのステートにクオリファイ条件が設定されていな
くても、クオリファイ条件が成立する命令の全てのステ
ートをトレースメモリに書き込むことができる。

【０００８】

【実施例】以下本発明の実施例を図面によって説明す
る。図１は本発明の一実施例における回路図である。同
図において、図１と同一回路および同一信号には同一の
符号を付してその説明を省略する。５はＭ１信号１０５
をデータ入力とし、Ｒ／Ｗストローブ信号１０４をラッ
チクロックとする第一のラッチ回路、６は第一のラッチ
回路５の出力であるＭ１遅延信号５ａをリセット入力と
し、クオリファイ条件成立信号１ａをセット入力とする
ＳＲフリップフロップ回路、７はＳＲフリップフロップ
回路６の出力であるクオリファイ条件成立セット反転信
号６ｂ、Ｒ／Ｗストローブ信号１０４およびＭ１信号１
０５を入力するＡＮＤ回路、８はＡＮＤ回路７の出力で
あるトレースフレームアドレスロード信号７ａをロード
信号とし、Ｒ／Ｗストローブ信号１０４をカウントクロ
ックとし、第二のラッチ回路９の出力であるトレースフ
レームＭ１ラッチデータ９ａをデータ入力とするカウン
タ回路、９はカウンタ回路８の出力をデータ入力とし、
Ｍ１信号１０５をラッチクロックとする第二のラッチ回
路、１０はクオリファイ条件成立セット信号６ａの反転
信号であるクオリファイ条件成立セット反転信号６ｂを
得るためのインバータ、１１はＲ／Ｗストローブ信号１
０４を反転するインバータである。

【０００９】次に、図１および図２を参照して上記実施
例の動作について説明する。図２は上記実施例のトレー
ス回路のタイミングチャートである。従来例と同様に、
クオリファイ条件指定バス１０６には、あらかじめ、ク
オリファイ条件としてアドレス１００、データ２Ｂ、お
よびアドレス１０７、データ７Ｃが設定されているもの
とする。Ｒ／Ｗストローブ信号１０４の反転信号がトレ
ースメモリ４のＷＥ端子４３に入力されると、トレース
フレームアドレス端子４１に入力されるトレースフレー
ムアドレスに、データ端子４２に入力されるアドレスバ
ス１０１およびデータバス１０２上のデータが書き込ま
れる。したがって、トレースメモリ４にはクオリファイ
条件の成立の有無にかかわらず、常にトレースデータが
書き込まれることになる。

【００１０】以下、順に各ステートの動作を説明する。
図２に示すように、１命令目のステートＳ１でアドレス
バス１０１からアドレス１００が、データバス１０２か
らデータ２Ｂが、Ｒ／Ｗステータス信号１０３がトレー
スデータとして入力されると、設定済みのクオリファイ
条件と一致していることをコンパレータ１が検出し、ク
オリファイ条件成立信号１ａがアクティブになり、ＳＲ
フリップフロップ回路６がセットされる。したがって、
クオリファイ条件成立セット反転信号６ｂがアクティブ
となり、Ｍ１信号１０５がアクティブであるからＲ／Ｗ
ストローブ信号１０４がアクティブの期間中、トレース
フレームアドレスロード信号７ａがアクティブとなって
カウンタ回路８のロード端子８２がアクティブとなる。
したがって、カウンタ回路８はラッチ回路９から出力さ
れるトレースフレームＭ１ラッチデータ９ａから値
「５」を入力し、トレースフレームアドレス８ａに値
「５」を出力するので、１命令目のステートＳ１では５
番目のトレースフレームにトレースデータが書き込まれ
る。ラッチ回路９は１命令目のＳ２ステート、すなわ
ち、Ｍ１信号１０５の立ち下がりでトレースフレームア
ドレス８ａからの値５をラッチし、次のクオリファイ条
件成立信号１ａがアクティブになるまで、またはラッチ
回路５の出力であるＭ１遅延信号５ａがインアクティブ
になるまで保持する。次に、１命令目のステートＳ２で
はＲ／Ｗストローブ信号１０４の立ち下がりに同期して
Ｍ１遅延信号５ａがアクティブになり、ＳＲフリップフ
ロップ回路６の出力であるクオリファイ条件成立セット
信号６ａがアクティブになってトレースフレームアドレ
スロード信号７ａはインアクティブになる。したがっ
て、Ｒ／Ｗストローブ信号１０４がアクティブになる
と、カウンタ回路８がインクリメントされ、値「６」が
トレースフレームアドレス８ａに出力されてトレースメ
モリ４の６番目のフレームにトレースデータが書き込ま
れる。同様に、１命令目のステートＳ３ではトレースメ
モリ４の７番目のフレームにトレースデータが書き込ま
れる。

【００１１】次に、２命令目のステ−トＳ１ではクオリ
ファイ条件成立セット信号６ａがアクティブであり、ク
オリファイ条件成立セット反転信号６ｂがインアクティ
ブであるから、トレ−スフレ−ムアドレスロ−ド信号７
ａがインアクティブになる。したがって、Ｒ／Ｗストロ
−ブ信号１０４がアクティブになると、カウンタ回路８
がインクリメントされ、値「８」がトレ−スフレ−ムア
ドレス８ａに出力されてトレ−スメモリ４の８番目のフ
レ−ムにトレ−スデ−タが書き込まれる。

【００１２】次に、２命令目のステ−トＳ２、すなわ
ち、Ｍ１信号１０５の立ち下がりでラッチ回路９はトレ
−スフレームアドレス８ａからの値「８」をラッチし、
次のクオリファイ条件成立信号１ａがアクティブになる
まで、またはＭ１遅延信号５ａがインアクティブになる
まで値「８」を保持する。

【００１３】次の３命令目のステートＳ２では、アドレ
スバス１０１からアドレス１０７が、データバス１０２
からデータ７Ｃが、また、Ｒ／Ｗステータス信号１０３
がトレースデータとして入力されると、設定済みのクオ
リファイ条件と一致していることをコンパレータ１が検
出し、クオリファイ条件成立信号１ａがアクティブにな
り、ＳＲフリップフロップ回路６がセットされるので、
クオリファイ条件成立セット信号６ａがアクティブにな
り、トレースフレームアドレスロード信号７ａがインア
クティブになる。したがって、Ｒ／Ｗストローブ信号１
０４がアクティブになると、カウンタ回路８がインクリ
メントされ、値「９」がトレースフレームアドレス８ａ
に出力され、トレースメモリ４の９番目のフレームにト
レースデータが上書きされる。

【００１４】以上の経過によって、トレースメモリ４に
は図３に示すトレースフレームが書き込まれる。

【００１５】したがって、以上のような実施例の構成に
よれば、クオリファイ条件が成立する命令サイクルはク
オリファイ条件が成立したステートの位置によらず、全
てのステートをトレースメモリ４に書き込むことができ
る。

【００１６】

【発明の効果】以上説明したように、本発明は、クオリ
ファイ条件が成立する命令は、全てのステートがトレー
スメモリに書き込まれるので、全ステートのコードを解
析することによって正しく逆アセンブル表示することが
でき、マイクロコンピュータ応用システムのプログラム
開発におけるデバッグ効率を高めることができる効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるトレース回路図であ
る。

【図２】実施例のタイミングチャートである。

【図３】実施例のトレースメモリに書き込まれるデータ
を示す説明図である。

【図４】従来例のトレース回路図である。

【図５】従来例のタイミングチャートである。

【図６】従来例のトレースメモリに書き込まれるデータ
を示す説明図である。

【符号の説明】 １ コンパレータ ４ トレースメモリ ５ ラッチ回路 ６ ＳＲフリップフロップ回路 ７ ＡＮＤ回路 ８ カウンタ回路 ９ ラッチ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータおよびターゲット
   システムの評価を行なうために使用するインサーキット
   ・エミュレータに内蔵されるトレース回路において、 インストラクションオペレーションコード・フェッチサ
   イクル信号（以下Ｍ１信号と称する）をデータ入力と
   し、リード／ライトストローブ信号（以下Ｒ／Ｗストロ
   ーブ信号と称する）をラッチクロックとする第一のラッ
   チ回路と、 この第一のラッチ回路の出力であるＭ１遅延信号をリセ
   ット入力とし、クオリファイ条件成立信号をセット入力
   とするＳＲフリップフロップ回路と、 このＳＲフリップフロップ回路の出力であるクオリファ
   イ条件成立セット反転信号、Ｒ／Ｗストローブ信号およ
   びＭ１信号を入力するＡＮＤ回路と、 このＡＮＤ回路の出力であるトレースフレームアドレス
   ロード信号をロード信号とし、Ｒ／Ｗストローブ信号を
   カウントクロックとし、後記第二のラッチ回路の出力で
   あるトレースフレームＭ１ラッチデータをデータ入力と
   するカウンタ回路と、 このカウンタ回路の出力をデータ入力とし、Ｍ１信号を
   ラッチクロックとする第二のラッチ回路とを含むことを
   特徴とするトレース回路。