JP3489174B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置において
周辺装置として使用され、内部回路がデータ処理動作中
の場合には、外部回路からのデータの入力又は外部回路
へのデータの出力を禁止する必要のある半導体集積回路
に関する。
周辺装置として使用され、内部回路がデータ処理動作中
の場合には、外部回路からのデータの入力又は外部回路
へのデータの出力を禁止する必要のある半導体集積回路
に関する。
【０００２】
【従来の技術】図１１は情報処理装置の一例の一部分を
示しており、図中、１は中央処理装置、いわゆるＣＰＵ
（central processing unit）、２はＣＰＵ１の周辺装
置として使用されるＬＳＩ、いわゆる周辺ＬＳＩ、３は
データバスである。
示しており、図中、１は中央処理装置、いわゆるＣＰＵ
（central processing unit）、２はＣＰＵ１の周辺装
置として使用されるＬＳＩ、いわゆる周辺ＬＳＩ、３は
データバスである。
【０００３】かかる情報処理装置において、ＣＰＵ１が
周辺ＬＳＩ２にアクセスする場合、ＣＰＵ１は、図１２
に示すように、アドレス信号ＡＤ及びアドレス・ストロ
ーブ信号／ＡＳを出力する。
周辺ＬＳＩ２にアクセスする場合、ＣＰＵ１は、図１２
に示すように、アドレス信号ＡＤ及びアドレス・ストロ
ーブ信号／ＡＳを出力する。
【０００４】これに対応して、周辺ＬＳＩ２は、データ
バス３にデータを出力するか、又は、データバス３上の
データを入力すると共に、データ転送のハンドシェーク
を行うためのデータ・コンプリート信号／ＤＣを出力す
る。
バス３にデータを出力するか、又は、データバス３上の
データを入力すると共に、データ転送のハンドシェーク
を行うためのデータ・コンプリート信号／ＤＣを出力す
る。
【０００５】ここに、周辺ＬＳＩ２が、メモリ等のよう
に、単純な動作を行うＬＳＩの場合には、一定のタイミ
ングでデータ・コンプリート信号／ＤＣを出力すること
ができるので、外部の独立したバス・コントローラ等の
アクセスに対して一定のタイミングでデータ・コンプリ
ート信号／ＤＣを出力すれば良い。
に、単純な動作を行うＬＳＩの場合には、一定のタイミ
ングでデータ・コンプリート信号／ＤＣを出力すること
ができるので、外部の独立したバス・コントローラ等の
アクセスに対して一定のタイミングでデータ・コンプリ
ート信号／ＤＣを出力すれば良い。
【０００６】これに対して、周辺ＬＳＩ２が、浮動小数
点演算ユニット、いわゆる、ＦＰＵ（floating-point o
peration unit）等のように、複雑な動作を行うＬＳＩ
の場合には、ＣＰＵ１が周辺ＬＳＩ２の内部レジスタを
アクセスした時点において、周辺ＬＳＩ２自身が内部で
データ処理を行っていた場合、そのデータを書き換えた
り、壊したりする恐れがある。
点演算ユニット、いわゆる、ＦＰＵ（floating-point o
peration unit）等のように、複雑な動作を行うＬＳＩ
の場合には、ＣＰＵ１が周辺ＬＳＩ２の内部レジスタを
アクセスした時点において、周辺ＬＳＩ２自身が内部で
データ処理を行っていた場合、そのデータを書き換えた
り、壊したりする恐れがある。
【０００７】このため、従来、周辺ＬＳＩ２として、内
部回路がデータ処理動作中の場合には、ＢＵＳＹ（ビジ
ー）信号を出力し、内部回路がデータ処理動作中である
ことをＣＰＵ１に知らせるようにしたものが提案されて
いる。
部回路がデータ処理動作中の場合には、ＢＵＳＹ（ビジ
ー）信号を出力し、内部回路がデータ処理動作中である
ことをＣＰＵ１に知らせるようにしたものが提案されて
いる。
【０００８】周辺ＬＳＩ２として、このようなＬＳＩを
使用する場合において、ＣＰＵ１として、ＢＵＳＹ信号
を入力するための外部端子を備えているものを使用する
場合には、周辺ＬＳＩ２の内部回路がデータ処理動作中
でない期間のみ、周辺ＬＳＩ２にアクセスを行うことが
可能となる。
使用する場合において、ＣＰＵ１として、ＢＵＳＹ信号
を入力するための外部端子を備えているものを使用する
場合には、周辺ＬＳＩ２の内部回路がデータ処理動作中
でない期間のみ、周辺ＬＳＩ２にアクセスを行うことが
可能となる。
【０００９】これに対して、ＣＰＵ１として、ＢＵＳＹ
信号を入力するための外部端子を備えていないものを使
用する場合には、周辺ＬＳＩ２からＢＵＳＹ信号が出力
された場合には、これをエラーとして割込み処理を行う
等のために、専用の外部回路を必要とする。
信号を入力するための外部端子を備えていないものを使
用する場合には、周辺ＬＳＩ２からＢＵＳＹ信号が出力
された場合には、これをエラーとして割込み処理を行う
等のために、専用の外部回路を必要とする。
【００１０】そこで、また、従来、周辺ＬＳＩ２とし
て、その内部にアクセスの禁止を示すＢＵＳＹフラグ・
レジスタを内蔵し、内部回路がデータ処理動作中の場合
には、このＢＵＳＹフラグ・レジスタの内容のみをリー
ド可能とし、他のレジスタをアクセスすると、エラーと
なるようにしたものが提案されている。
て、その内部にアクセスの禁止を示すＢＵＳＹフラグ・
レジスタを内蔵し、内部回路がデータ処理動作中の場合
には、このＢＵＳＹフラグ・レジスタの内容のみをリー
ド可能とし、他のレジスタをアクセスすると、エラーと
なるようにしたものが提案されている。
【００１１】周辺ＬＳＩ２として、このような周辺ＬＳ
Ｉを使用する場合には、ＣＰＵ１として、ＢＵＳＹ信号
を入力するための外部端子を備えていないＣＰＵを使用
することができる。
Ｉを使用する場合には、ＣＰＵ１として、ＢＵＳＹ信号
を入力するための外部端子を備えていないＣＰＵを使用
することができる。
【００１２】
【発明が解決しようとする課題】しかし、周辺ＬＳＩ２
として、ＢＵＳＹフラグ・レジスタを内蔵するＬＳＩを
使用する場合には、ＢＵＳＹフラグ・レジスタの内容を
確認する必要があり、このための処理プログラムを追加
しなければならないという問題点があった。
として、ＢＵＳＹフラグ・レジスタを内蔵するＬＳＩを
使用する場合には、ＢＵＳＹフラグ・レジスタの内容を
確認する必要があり、このための処理プログラムを追加
しなければならないという問題点があった。
【００１３】本発明は、かかる点に鑑み、情報処理装置
において、周辺ＬＳＩとして使用され、内部回路がデー
タ処理動作中の場合には、外部からのデータの入力ある
いはデータの外部への出力を禁止する必要のある半導体
集積回路であって、アクセスを禁止する期間を設けた
り、外部に特別な回路を設けたり、処理プログラムを付
加したりすることなく、任意の期間にアクセスすること
ができるようにした半導体集積回路を提供することを目
的とする。
において、周辺ＬＳＩとして使用され、内部回路がデー
タ処理動作中の場合には、外部からのデータの入力ある
いはデータの外部への出力を禁止する必要のある半導体
集積回路であって、アクセスを禁止する期間を設けた
り、外部に特別な回路を設けたり、処理プログラムを付
加したりすることなく、任意の期間にアクセスすること
ができるようにした半導体集積回路を提供することを目
的とする。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路は、データの処理を行うデータ処理部と、データの
格納を行うデータ格納部と、これらデータ処理部及びデ
ータ格納部を制御する制御部とを備えてなる半導体集積
回路において、制御部は、データ格納部に対する外部回
路からのアクセスに対し、データ処理部が動作停止中の
場合には、応答を行い、データ処理部が動作中の場合に
は、データ処理部が動作を停止するまで応答を保留する
ように制御する構成とするものである。
回路は、データの処理を行うデータ処理部と、データの
格納を行うデータ格納部と、これらデータ処理部及びデ
ータ格納部を制御する制御部とを備えてなる半導体集積
回路において、制御部は、データ格納部に対する外部回
路からのアクセスに対し、データ処理部が動作停止中の
場合には、応答を行い、データ処理部が動作中の場合に
は、データ処理部が動作を停止するまで応答を保留する
ように制御する構成とするものである。
【００１５】
【作用】本発明においては、制御部は、データ格納部に
対する外部回路からのアクセスに対し、データ処理部が
動作停止中の場合には、応答を行うように制御するの
で、従来の場合と同様に、データ格納部に対する外部回
路からのデータの入力又はデータ格納部に格納されてい
るデータの外部回路への出力が行われる。
対する外部回路からのアクセスに対し、データ処理部が
動作停止中の場合には、応答を行うように制御するの
で、従来の場合と同様に、データ格納部に対する外部回
路からのデータの入力又はデータ格納部に格納されてい
るデータの外部回路への出力が行われる。
【００１６】これに対して、データ処理部が動作中の場
合には、制御部は、データ処理部が動作を停止するま
で、応答を保留するように制御するので、データ処理部
が動作を停止した後、データ格納部に対する外部回路か
らのデータの入力又はデータ格納部に格納されているデ
ータの外部回路への出力が行われる。
合には、制御部は、データ処理部が動作を停止するま
で、応答を保留するように制御するので、データ処理部
が動作を停止した後、データ格納部に対する外部回路か
らのデータの入力又はデータ格納部に格納されているデ
ータの外部回路への出力が行われる。
【００１７】したがって、本発明に対しては、アクセス
を禁止する期間を設けたり、外部に特別な回路を設けた
り、処理プログラムを付加したりすることなく、任意の
期間にアクセスすることができる。
を禁止する期間を設けたり、外部に特別な回路を設けた
り、処理プログラムを付加したりすることなく、任意の
期間にアクセスすることができる。
【００１８】
【実施例】以下、図１〜図１０を参照して、本発明の一
実施例について、本発明をＦＰＵに適用した場合を例に
して説明する。
実施例について、本発明をＦＰＵに適用した場合を例に
して説明する。
【００１９】図１は、本発明の一実施例であるＦＰＵの
要部をＣＰＵ及び外部データバスとともに示す図であ
り、４は本発明の一実施例であるＦＰＵ、５はＣＰＵ、
６は外部データバスである。
要部をＣＰＵ及び外部データバスとともに示す図であ
り、４は本発明の一実施例であるＦＰＵ、５はＣＰＵ、
６は外部データバスである。
【００２０】また、ＦＰＵ４において、７は内部データ
バス、８は演算データ、各種設定値及び演算命令などを
格納するレジスタ部、９は演算を行う演算部、１０は内
部回路を制御する制御部である。
バス、８は演算データ、各種設定値及び演算命令などを
格納するレジスタ部、９は演算を行う演算部、１０は内
部回路を制御する制御部である。
【００２１】また、制御部１０において、１１は内部回
路に必要な各種の制御信号を出力するタイミング・シー
ケンサ、１２は演算部９が動作中を示す動作フラグＥＸ
を設定するためのＲＳフリップフロップからなるＥＸフ
ラグ・レジスタである。
路に必要な各種の制御信号を出力するタイミング・シー
ケンサ、１２は演算部９が動作中を示す動作フラグＥＸ
を設定するためのＲＳフリップフロップからなるＥＸフ
ラグ・レジスタである。
【００２２】ここに、演算部９が動作停止中の場合に
は、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝論理
「１」（以下、単に「１」と記す）、演算部９が動作中
の場合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「０」（以下、単に「０」と記す）に設定される。
は、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝論理
「１」（以下、単に「１」と記す）、演算部９が動作中
の場合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「０」（以下、単に「０」と記す）に設定される。
【００２３】また、１３は外部データバス６を介しての
データ入出力時における相手先とのハンドシェークに必
要なデータ・コンプリート信号／ＤＣを生成するデータ
・コンプリート信号生成回路である。
データ入出力時における相手先とのハンドシェークに必
要なデータ・コンプリート信号／ＤＣを生成するデータ
・コンプリート信号生成回路である。
【００２４】また、このデータ・コンプリート信号生成
回路１３において、１４、１５はＤフリップフロップ回
路、１６はＯＲ回路、１７、１８はインバータ、１９は
ＡＮＤ回路、２０はＲＳフリップフロップ回路である。
回路１３において、１４、１５はＤフリップフロップ回
路、１６はＯＲ回路、１７、１８はインバータ、１９は
ＡＮＤ回路、２０はＲＳフリップフロップ回路である。
【００２５】このように構成されたＦＰＵ４において
は、演算データ、各種設定値及び演算命令は、ＣＰＵ５
によって、外部データバス６及び内部データバス７を介
して、レジスタ部８に格納される。
は、演算データ、各種設定値及び演算命令は、ＣＰＵ５
によって、外部データバス６及び内部データバス７を介
して、レジスタ部８に格納される。
【００２６】その後、ＦＰＵ４は、起動レジスタをセッ
トされると、レジスタ部８から内部データバス７を介し
て演算データを読出し、演算部９において演算を行い、
演算終了後、再び、内部データバス７を介して演算結果
をレジスタ部８に格納する。
トされると、レジスタ部８から内部データバス７を介し
て演算データを読出し、演算部９において演算を行い、
演算終了後、再び、内部データバス７を介して演算結果
をレジスタ部８に格納する。
【００２７】ここに、図２は、演算部９が動作停止中の
場合に、ＦＰＵ４がＣＰＵ５からアクセスされた場合の
制御部１０の動作を説明するための波形図であり、図２
Ａはクロック信号ＣＬＫ、図２ＢはＥＸフラグ・レジス
タ１２の出力／ＥＸ、図２ＣはＣＰＵ５から出力される
アドレス・ストローブ信号／ＡＳを示している。
場合に、ＦＰＵ４がＣＰＵ５からアクセスされた場合の
制御部１０の動作を説明するための波形図であり、図２
Ａはクロック信号ＣＬＫ、図２ＢはＥＸフラグ・レジス
タ１２の出力／ＥＸ、図２ＣはＣＰＵ５から出力される
アドレス・ストローブ信号／ＡＳを示している。
【００２８】また、図２ＤはＯＲ回路１６の出力、図２
Ｅはインバータ１７の出力、図２ＦはＡＮＤ回路１９の
出力、図２ＧはＲＳフリップフロップ回路２０の正相出
力Ｑ、図２Ｈはデータ・コンプリート信号生成回路１３
から出力されるデータ・コンプリート信号／ＤＣを示し
ている。
Ｅはインバータ１７の出力、図２ＦはＡＮＤ回路１９の
出力、図２ＧはＲＳフリップフロップ回路２０の正相出
力Ｑ、図２Ｈはデータ・コンプリート信号生成回路１３
から出力されるデータ・コンプリート信号／ＤＣを示し
ている。
【００２９】また、図３〜図５は、同じく、演算部９が
動作停止中の場合に、ＦＰＵ４がＣＰＵ５からアクセス
された場合の制御部１０の動作を説明するための回路図
である。
動作停止中の場合に、ＦＰＵ４がＣＰＵ５からアクセス
された場合の制御部１０の動作を説明するための回路図
である。
【００３０】ここに、アドレス・ストローブ信号／ＡＳ
＝「１」の場合、制御部１０においては、図３に示すよ
うに、ＯＲ回路１６の出力＝「１」、インバータ１７の
出力＝「０」とされる。
＝「１」の場合、制御部１０においては、図３に示すよ
うに、ＯＲ回路１６の出力＝「１」、インバータ１７の
出力＝「０」とされる。
【００３１】この場合において、演算部９が動作停止中
の場合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「１」とされ、ＡＮＤ回路１９の出力＝「０」、ＲＳフ
リップフロップ回路２０の正相出力Ｑ＝「０」、データ
・コンプリート信号／ＤＣ＝「１」の状態が維持され
る。
の場合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「１」とされ、ＡＮＤ回路１９の出力＝「０」、ＲＳフ
リップフロップ回路２０の正相出力Ｑ＝「０」、データ
・コンプリート信号／ＤＣ＝「１」の状態が維持され
る。
【００３２】この状態から、図４に示すように、アドレ
ス・ストローブ信号／ＡＳ＝「０」とされ、２クロック
分の時間が経過すると、ＯＲ回路１６の出力＝「０」、
インバータ１７の出力＝「１」、ＡＮＤ回路１９の出力
＝「１」とされる。
ス・ストローブ信号／ＡＳ＝「０」とされ、２クロック
分の時間が経過すると、ＯＲ回路１６の出力＝「０」、
インバータ１７の出力＝「１」、ＡＮＤ回路１９の出力
＝「１」とされる。
【００３３】この結果、ＲＳフリップフロップ回路２０
はセットされ、このＲＳフリップフロップ回路２０の正
相出力Ｑ＝「１」、データ・コンプリート信号／ＤＣ＝
「０」とされ、レジスタ部８に対する外部データバス６
からのデータの入力又はレジスタ部８に格納されている
データの外部データバス６への出力が行われる。
はセットされ、このＲＳフリップフロップ回路２０の正
相出力Ｑ＝「１」、データ・コンプリート信号／ＤＣ＝
「０」とされ、レジスタ部８に対する外部データバス６
からのデータの入力又はレジスタ部８に格納されている
データの外部データバス６への出力が行われる。
【００３４】ここに、データ・コンプリート信号／ＤＣ
＝「０」とされた結果、その後、１クロック分の時間が
経過すると、図５に示すように、アドレス・ストローブ
信号／ＡＳ＝「１」とされる。
＝「０」とされた結果、その後、１クロック分の時間が
経過すると、図５に示すように、アドレス・ストローブ
信号／ＡＳ＝「１」とされる。
【００３５】この結果、ＯＲ回路１６の出力＝「１」と
されるので、ＲＳフリップフロップ回路２０はリセット
され、ＲＳフリップフロップ回路２０の正相出力Ｑ＝
「０」、データ・コンプリート信号／ＤＣ＝「１」とさ
れる。
されるので、ＲＳフリップフロップ回路２０はリセット
され、ＲＳフリップフロップ回路２０の正相出力Ｑ＝
「０」、データ・コンプリート信号／ＤＣ＝「１」とさ
れる。
【００３６】また、図６は、演算部９が動作中の場合
に、ＦＰＵ４がＣＰＵ５からアクセスされた場合の制御
部１０の動作を説明するための波形図であり、図６Ａは
クロック信号ＣＬＫ、図６ＢはＥＸフラグ・レジスタ１
２の出力／ＥＸ、図６ＣはＣＰＵ５から出力されるアド
レス・ストローブ信号／ＡＳを示している。
に、ＦＰＵ４がＣＰＵ５からアクセスされた場合の制御
部１０の動作を説明するための波形図であり、図６Ａは
クロック信号ＣＬＫ、図６ＢはＥＸフラグ・レジスタ１
２の出力／ＥＸ、図６ＣはＣＰＵ５から出力されるアド
レス・ストローブ信号／ＡＳを示している。
【００３７】また、図６ＤはＯＲ回路１６の出力、図６
Ｅはインバータ１７の出力、図６ＦはＡＮＤ回路１９の
出力、図６ＧはＲＳフリップフロップ回路２０の正相出
力Ｑ、図６Ｈはデータ・コンプリート信号生成回路１３
から出力されるデータ・コンプリート信号／ＤＣを示し
ている。
Ｅはインバータ１７の出力、図６ＦはＡＮＤ回路１９の
出力、図６ＧはＲＳフリップフロップ回路２０の正相出
力Ｑ、図６Ｈはデータ・コンプリート信号生成回路１３
から出力されるデータ・コンプリート信号／ＤＣを示し
ている。
【００３８】また、図７〜図１０は、同じく、演算部９
が動作中の場合に、ＦＰＵ４がＣＰＵ５からアクセスさ
れた場合の制御部１０の動作を説明するための回路図で
ある。
が動作中の場合に、ＦＰＵ４がＣＰＵ５からアクセスさ
れた場合の制御部１０の動作を説明するための回路図で
ある。
【００３９】ここに、アドレス・ストローブ信号／ＡＳ
＝「１」の場合、制御部１０においては、図７に示すよ
うに、ＯＲ回路１６の出力＝「１」、インバータ１７の
出力＝「０」とされる。
＝「１」の場合、制御部１０においては、図７に示すよ
うに、ＯＲ回路１６の出力＝「１」、インバータ１７の
出力＝「０」とされる。
【００４０】この場合において、演算部９が動作中の場
合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「０」とされ、ＡＮＤ回路１９の出力＝「０」、ＲＳフ
リップフロップ回路２０の正相出力Ｑ＝「０」、データ
・コンプリート信号／ＤＣ＝「１」の状態が維持され
る。
合には、ＥＸフラグ・レジスタ１２の出力／ＥＸ＝
「０」とされ、ＡＮＤ回路１９の出力＝「０」、ＲＳフ
リップフロップ回路２０の正相出力Ｑ＝「０」、データ
・コンプリート信号／ＤＣ＝「１」の状態が維持され
る。
【００４１】この状態から、図８に示すように、アドレ
ス・ストローブ信号／ＡＳ＝「０」とされ、２クロック
分の時間が経過すると、ＯＲ回路１６の出力＝「０」、
インバータ１７の出力＝「１」とされる。
ス・ストローブ信号／ＡＳ＝「０」とされ、２クロック
分の時間が経過すると、ＯＲ回路１６の出力＝「０」、
インバータ１７の出力＝「１」とされる。
【００４２】この場合、ＡＮＤ回路１９の出力＝「０」
が維持されるので、ＲＳフリップフロップ回路２０は出
力不変で、このＲＳフリップフロップ回路２０の正相出
力Ｑ＝「０」、データ・コンプリート信号／ＤＣ＝
「１」の状態が維持される。
が維持されるので、ＲＳフリップフロップ回路２０は出
力不変で、このＲＳフリップフロップ回路２０の正相出
力Ｑ＝「０」、データ・コンプリート信号／ＤＣ＝
「１」の状態が維持される。
【００４３】その後、演算部９が動作停止状態にされる
と、図９に示すように、ＥＸフラグ・レジスタ１２の出
力／ＥＸ＝「１」とされ、ＡＮＤ回路１９の出力＝
「１」とされる。
と、図９に示すように、ＥＸフラグ・レジスタ１２の出
力／ＥＸ＝「１」とされ、ＡＮＤ回路１９の出力＝
「１」とされる。
【００４４】この結果、ＲＳフリップフロップ回路２０
はセットされ、このＲＳフリップフロップ回路２０の正
相出力Ｑ＝「１」、データ・コンプリート信号／ＤＣ＝
「０」とされ、レジスタ部８に対する外部データバス６
からのデータの入力又はレジスタ部８に格納されている
データの外部データバス６への出力が行われる。
はセットされ、このＲＳフリップフロップ回路２０の正
相出力Ｑ＝「１」、データ・コンプリート信号／ＤＣ＝
「０」とされ、レジスタ部８に対する外部データバス６
からのデータの入力又はレジスタ部８に格納されている
データの外部データバス６への出力が行われる。
【００４５】ここに、データ・コンプリート信号／ＤＣ
＝「０」とされた結果、その後、１クロック分の時間が
経過すると、図１０に示すように、アドレス・ストロー
ブ信号／ＡＳ＝「１」とされる。
＝「０」とされた結果、その後、１クロック分の時間が
経過すると、図１０に示すように、アドレス・ストロー
ブ信号／ＡＳ＝「１」とされる。
【００４６】この結果、ＯＲ回路１６の出力＝「１」と
されるので、ＲＳフリップフロップ回路２０はリセット
され、ＲＳフリップフロップ回路２０の正相出力Ｑ＝
「０」、データ・コンプリート信号／ＤＣ＝「１」とさ
れる。
されるので、ＲＳフリップフロップ回路２０はリセット
され、ＲＳフリップフロップ回路２０の正相出力Ｑ＝
「０」、データ・コンプリート信号／ＤＣ＝「１」とさ
れる。
【００４７】このように、本発明の一実施例であるＦＰ
Ｕ４では、演算部９が動作停止中の場合に、アクセスさ
れると、従来の場合と同様に、所定数、例えば、２クロ
ック分の時間が経過した後、レジスタ部８に対する外部
データバス６からのデータの入力又はレジスタ部８に格
納されているデータの外部データバス６への出力が行わ
れる。
Ｕ４では、演算部９が動作停止中の場合に、アクセスさ
れると、従来の場合と同様に、所定数、例えば、２クロ
ック分の時間が経過した後、レジスタ部８に対する外部
データバス６からのデータの入力又はレジスタ部８に格
納されているデータの外部データバス６への出力が行わ
れる。
【００４８】これに対して、演算部９が動作中の場合
に、アクセスされると、演算部９が動作停止状態となっ
た後に、レジスタ部８に対する外部データバス６からの
データの入力又はレジスタ部８に格納されているデータ
の外部データバス６への出力が可能となり、その間、Ｃ
ＰＵ５は待機状態となる。
に、アクセスされると、演算部９が動作停止状態となっ
た後に、レジスタ部８に対する外部データバス６からの
データの入力又はレジスタ部８に格納されているデータ
の外部データバス６への出力が可能となり、その間、Ｃ
ＰＵ５は待機状態となる。
【００４９】したがって、本発明の一実施例であるＦＰ
Ｕ４を使用する場合には、アクセスを禁止する期間を設
けたり、外部に特別な回路を設けたり、処理プログラム
を付加したりすることなく、ＣＰＵ５は、任意の期間に
ＦＰＵ４にアクセスすることができる。
Ｕ４を使用する場合には、アクセスを禁止する期間を設
けたり、外部に特別な回路を設けたり、処理プログラム
を付加したりすることなく、ＣＰＵ５は、任意の期間に
ＦＰＵ４にアクセスすることができる。
【００５０】なお、上述の実施例においては、演算部９
が動作中か停止中かを示すＥＸフラグ・レジスタ１２を
制御部１０に設け、演算部９が動作中の場合には、ＥＸ
フラグ・レジスタ１２によってＣＰＵ５からのアクセス
に対する応答を保留するように制御する構成としたが、
この場合に限らず、制御部１０は、演算部９が動作中か
停止中かを示す信号を生成し、演算部９が動作中の場合
には、この演算部９が動作中か停止中かを示す信号によ
って、ＣＰＵ５からのアクセスに対する応答を保留する
ように制御する構成としても良い。
が動作中か停止中かを示すＥＸフラグ・レジスタ１２を
制御部１０に設け、演算部９が動作中の場合には、ＥＸ
フラグ・レジスタ１２によってＣＰＵ５からのアクセス
に対する応答を保留するように制御する構成としたが、
この場合に限らず、制御部１０は、演算部９が動作中か
停止中かを示す信号を生成し、演算部９が動作中の場合
には、この演算部９が動作中か停止中かを示す信号によ
って、ＣＰＵ５からのアクセスに対する応答を保留する
ように制御する構成としても良い。
【００５１】また、上述の実施例においては、本発明を
ＦＰＵに適用した場合について説明したが、その他、本
発明は、ＤＭＡ（direct memory access）コントローラ
や、通信用のＬＳＩなど、内部回路がデータ処理動作中
の場合には、外部回路からのデータの入力あるいはデー
タの外部回路への出力を禁止する必要のある半導体集積
回路に広く適用することができる。
ＦＰＵに適用した場合について説明したが、その他、本
発明は、ＤＭＡ（direct memory access）コントローラ
や、通信用のＬＳＩなど、内部回路がデータ処理動作中
の場合には、外部回路からのデータの入力あるいはデー
タの外部回路への出力を禁止する必要のある半導体集積
回路に広く適用することができる。
【００５２】
【発明の効果】以上のように、本発明は、データ格納部
に対する外部回路からのアクセスに対し、データ処理部
が動作停止中の場合には、応答を行い、データ処理部が
動作中の場合には、データ処理部が動作を停止するま
で、応答を保留する構成とされているので、本発明に対
しては、アクセスを禁止する期間を設けたり、外部に特
別な回路を設けたり、処理プログラムを付加したりする
ことなく、任意の期間にアクセスすることができる。
に対する外部回路からのアクセスに対し、データ処理部
が動作停止中の場合には、応答を行い、データ処理部が
動作中の場合には、データ処理部が動作を停止するま
で、応答を保留する構成とされているので、本発明に対
しては、アクセスを禁止する期間を設けたり、外部に特
別な回路を設けたり、処理プログラムを付加したりする
ことなく、任意の期間にアクセスすることができる。
【図１】本発明の一実施例であるＦＰＵをＣＰＵ及び外
部データバスとともに示すブロック図である。
部データバスとともに示すブロック図である。
【図２】本発明の一実施例の動作を説明するための波形
図である。
図である。
【図３】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図４】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図５】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図６】本発明の一実施例の動作を説明するための波形
図である。
図である。
【図７】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図８】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図９】本発明の一実施例の動作を説明するための回路
図である。
図である。
【図１０】本発明の一実施例の動作を説明するための回
路図である。
路図である。
【図１１】情報処理装置の一例の一部分を示すブロック
図である。
図である。
【図１２】図１１に示す情報処理装置の動作の一例を説
明するための波形図である。
明するための波形図である。
４ ＦＰＵ（本発明の一実施例）
５ ＣＰＵ
６ 外部データバス
７ 内部データバス
８ レジスタ部
９ 演算部
１０ 制御部
１１ タイミング・シーケンサ
１２ ＥＸフラグ・レジスタ
１３ データ・コンプリート信号生成回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 350
G06F 9/38 370
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】データの処理を行うデータ処理部と、デー
タの格納を行うデータ格納部と、これらデータ処理部及
びデータ格納部を制御する制御部を備えてなり、 前記制御部は、外部回路へ前記データ格納部のデータを
出力した際又は前記外部回路からのデータを前記データ
格納部に入力した際に、前記データの出力又は入力が完
了したことを示すデータ・コンプリート信号を前記外部
回路へ出力する 半導体集積回路であって、 前記制御部は、前記データ格納部に対する前記外部回路
からのアクセスに対し、 前記データ処理部が動作停止中の場合には、前記アクセ
スを受けてから第１の期間経過後に前記データ・コンプ
リート信号を出力し、 前記データ処理部が動作中の場合には、前記アクセスを
受けてから、前記第１の期間より長い、前記データ処理
部が動作を停止するまでの第２の期間、前記データ・コ
ンプリート信号の出力を保留し、前記第２の期間経過後
に前記データ・コンプリート信号を出力するように制御
する構成とされていることを特徴とする半導体集積回
路。 - 【請求項２】前記制御部は、前記データ処理部が動作中
か停止中かを示すフラグ・レジスタを備え、前記フラグ
・レジスタが前記データ処理部が動作中であることを示
すとき、前記外部回路からのアクセスに対し前記データ
・コンプリート信号の出力を保留し、前記フラグ・レジ
スタが前記データ処理部が動作停止中を示す状態に設定
されたことに応答して、前記データ・コンプリート信号
を出力するように制御する構成とされていることを特徴
とする請求項１記載の半導体集積回路。 - 【請求項３】前記制御部は、前記データ処理部が動作中
か停止中かを示す信号を生成し、前記信号が前記データ
処理部が動作中であることを示すとき、前記外部回路か
らのアクセスに対し前記データ・コンプリート信号の出
力を保留し、前記信号が前記データ処理部が動作停止中
を示す状態に設定されたことに応答して、前記データ・
コンプリート信号を出力するように制御する構成とされ
ていることを特徴とする請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01234794A JP3489174B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01234794A JP3489174B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07219896A JPH07219896A (ja) | 1995-08-18 |
| JP3489174B2 true JP3489174B2 (ja) | 2004-01-19 |
Family
ID=11802756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01234794A Expired - Fee Related JP3489174B2 (ja) | 1994-02-04 | 1994-02-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3489174B2 (ja) |
-
1994
- 1994-02-04 JP JP01234794A patent/JP3489174B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07219896A (ja) | 1995-08-18 |
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