JPH05324348A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH05324348A JPH05324348A JP4152779A JP15277992A JPH05324348A JP H05324348 A JPH05324348 A JP H05324348A JP 4152779 A JP4152779 A JP 4152779A JP 15277992 A JP15277992 A JP 15277992A JP H05324348 A JPH05324348 A JP H05324348A
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- 238000010586 diagram Methods 0.000 description 7
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】 ホールド機能を内蔵したシングルチップマイ
クロコンピュータにおいて、ホールド中に割込み処理を
実行可能とする。 【構成】 ＣＰＵ２，割込み制御回路１，外部Ｉ／Ｆ
３，周辺部６，ＲＯＭ５，ＲＡＭ４を内蔵したシングル
チップマイクロコンピュータに、制御回路２００を有す
る。制御回路２００は、割込み処理要求信号１０３＝
“１”が入力すると、ホールド解除信号１０６＝“０”
を出力し、ＣＰＵ２のホールド状態を解除するととも
に、割込み要求信号１０４＝“１”を出力し、さらにＣ
ＰＵ２が出力する割込みアクノリッジ信号１６＝“１”
に同期して割込みベクタを内部バス７に出力し、ＣＰＵ
２に割込みベクタにて指定される割り込み処理プログラ
ムを行わせる。
クロコンピュータにおいて、ホールド中に割込み処理を
実行可能とする。 【構成】 ＣＰＵ２，割込み制御回路１，外部Ｉ／Ｆ
３，周辺部６，ＲＯＭ５，ＲＡＭ４を内蔵したシングル
チップマイクロコンピュータに、制御回路２００を有す
る。制御回路２００は、割込み処理要求信号１０３＝
“１”が入力すると、ホールド解除信号１０６＝“０”
を出力し、ＣＰＵ２のホールド状態を解除するととも
に、割込み要求信号１０４＝“１”を出力し、さらにＣ
ＰＵ２が出力する割込みアクノリッジ信号１６＝“１”
に同期して割込みベクタを内部バス７に出力し、ＣＰＵ
２に割込みベクタにて指定される割り込み処理プログラ
ムを行わせる。
Description
【０００１】
【産業上の利用分野】本発明は、単一半導体基板上にメ
モリ機能及びコンピュータ機能を集積したシングルチッ
プマイクロコンピュータ、特に中央処理装置に対しホー
ルド機能を内蔵し、ホールド状態時に発生した割込み処
理要求を処理可能としたシングルチップマイクロコンピ
ュータに関する。
モリ機能及びコンピュータ機能を集積したシングルチッ
プマイクロコンピュータ、特に中央処理装置に対しホー
ルド機能を内蔵し、ホールド状態時に発生した割込み処
理要求を処理可能としたシングルチップマイクロコンピ
ュータに関する。
【０００２】
【従来の技術】近年はＬＳＩ製造技術の進歩により、シ
ングルチップマイクロコンピュータの分野においても高
集積化が進み、単位機能当たりのコストの低下も著しく
なってきている。
ングルチップマイクロコンピュータの分野においても高
集積化が進み、単位機能当たりのコストの低下も著しく
なってきている。
【０００３】それに伴い、シングルチップマイクロコン
ピュータも様々な応用分野にて使用されており、チッブ
外部にメモリを有し、ＤＭＡコントローラを使用してシ
ステムを構成する例も多々見掛けるようになった。
ピュータも様々な応用分野にて使用されており、チッブ
外部にメモリを有し、ＤＭＡコントローラを使用してシ
ステムを構成する例も多々見掛けるようになった。
【０００４】上記使用例においては、ＤＭＡコントロー
ラは上記シングルチップマイクロコンピュータに対しホ
ールド要求を出力し、上記ＣＰＵをホールド状態にした
後で外部バスを専有しＤＭＡ転送を行う。
ラは上記シングルチップマイクロコンピュータに対しホ
ールド要求を出力し、上記ＣＰＵをホールド状態にした
後で外部バスを専有しＤＭＡ転送を行う。
【０００５】従来のシングルチップマイクロコンピュー
タにおいては、内部ＲＯＭに格納したプログラムの実行
中に処理を続行するが、チップ外部に格納したプログラ
ムの実行中にホールド要求が発生すると、処理を中断し
停止してしまう。
タにおいては、内部ＲＯＭに格納したプログラムの実行
中に処理を続行するが、チップ外部に格納したプログラ
ムの実行中にホールド要求が発生すると、処理を中断し
停止してしまう。
【０００６】従って、ホールド中に早急な処理を必要と
する割込み処理要求が発生してもホールド状態が解除さ
れるまで割込み処理を実行できず、システムのスループ
ットが低下する。
する割込み処理要求が発生してもホールド状態が解除さ
れるまで割込み処理を実行できず、システムのスループ
ットが低下する。
【０００７】まず構成要素の説明を行う。図５におい
て、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５
は、ユーザプログラム及び固定データの格納に用いる読
み出し専用メモリである。
て、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５
は、ユーザプログラム及び固定データの格納に用いる読
み出し専用メモリである。
【０００８】ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）４は、データの格納に用いる読み出し書込
みともに可能なメモリである。内部バス７は、アドレス
及びデータを時分割に転送するバスである。内部バス２
４は、外部メモリアクセス時に外部インタフェイス（以
下、外部Ｉ／Ｆという）３を介して内部バス７からアド
レスを転送する際に用いるバスである。内部バス２３
は、外部メモリアクセス時に外部インタフェイス３を介
して内部バス７からデータを転送する際に用いるバスで
ある。
ｅｍｏｒｙ）４は、データの格納に用いる読み出し書込
みともに可能なメモリである。内部バス７は、アドレス
及びデータを時分割に転送するバスである。内部バス２
４は、外部メモリアクセス時に外部インタフェイス（以
下、外部Ｉ／Ｆという）３を介して内部バス７からアド
レスを転送する際に用いるバスである。内部バス２３
は、外部メモリアクセス時に外部インタフェイス３を介
して内部バス７からデータを転送する際に用いるバスで
ある。
【０００９】中央処理装置（以下、ＣＰＵという）２
は、ＲＯＭ５及び外部メモリに格納したプログラムに従
って、データ処理を行う。
は、ＲＯＭ５及び外部メモリに格納したプログラムに従
って、データ処理を行う。
【００１０】ＣＰＵ２内のＰＣ２．１は、フェッチする
命令のアドレスを格納するレジスタである。
命令のアドレスを格納するレジスタである。
【００１１】ホールド要求信号１２が“１”のとき、Ｃ
ＰＵ２はホールドアクノリッジ信号１３を“１”とし、
ホールド状態となる。
ＰＵ２はホールドアクノリッジ信号１３を“１”とし、
ホールド状態となる。
【００１２】周辺部６は、チップ外部との通信を行うた
めのポート等から構成し、内部バス７を介して入力した
データを外部端子６．１に出力し、外部端子６．１から
のデータを入力し、内部バス７に出力する機能を持つ。
めのポート等から構成し、内部バス７を介して入力した
データを外部端子６．１に出力し、外部端子６．１から
のデータを入力し、内部バス７に出力する機能を持つ。
【００１３】割込み制御部１は、外部より割込み処理要
求信号１１が入力すると、ＣＰＵ２に対し割込み要求信
号１０４を出力する。その後、ＣＰＵ２が出力する割込
みアクノリッジ信号１６に同期して割込みベクタを内部
バス７に出力する。ＣＰＵ２は、割込みベクタに応じて
割込み処理プログラムを実行する。
求信号１１が入力すると、ＣＰＵ２に対し割込み要求信
号１０４を出力する。その後、ＣＰＵ２が出力する割込
みアクノリッジ信号１６に同期して割込みベクタを内部
バス７に出力する。ＣＰＵ２は、割込みベクタに応じて
割込み処理プログラムを実行する。
【００１４】外部Ｉ／Ｆ３は、ホールドアクノリッジ信
号１３が“１”の時、リードストローブ信号１４，ライ
トストローブ信号１５，アドレス信号２４，データ信号
２３を全てハイ・インピーダンス状態とする。
号１３が“１”の時、リードストローブ信号１４，ライ
トストローブ信号１５，アドレス信号２４，データ信号
２３を全てハイ・インピーダンス状態とする。
【００１５】ホールドアクノリッジ信号１３が“０”と
なり、ホールド状態が解除されると、リードストローブ
信号１４，ライトストローブ信号１５，アドレス信号２
４は全て出力、データ信号２３は入力となる。
なり、ホールド状態が解除されると、リードストローブ
信号１４，ライトストローブ信号１５，アドレス信号２
４は全て出力、データ信号２３は入力となる。
【００１６】上記構成要素を用いてホールド時の動作を
説明する。チップ外部より、ホールド要求信号１２＝
“１”とする。ＣＰＵ２は、ＰＣ２．１の格納値に従
い、以下のように動作する。 （１）ＰＣ２．１の格納値がチップ内部のＲＯＭ５を指
している場合、ＣＰＵ２は、ホールドアクノリッジ信号
１３をチップ外部及び外部Ｉ／Ｆ３に出力した後、処理
を続行する。また、外部Ｉ／Ｆ３は出力を全てハイ・イ
ンピーダンス状態とする。 （２）ＰＣ２．１の格納値がチップ外部のメモリ領域を
指している場合、ＣＰＵ２は、ホールドアクノリッジ信
号１３をチップ外部及び外部Ｉ／Ｆ３に出力した後、処
理を中断停止する。また、外部Ｉ／Ｆ３は出力を全てハ
イ・インピーダンス状態とする。
説明する。チップ外部より、ホールド要求信号１２＝
“１”とする。ＣＰＵ２は、ＰＣ２．１の格納値に従
い、以下のように動作する。 （１）ＰＣ２．１の格納値がチップ内部のＲＯＭ５を指
している場合、ＣＰＵ２は、ホールドアクノリッジ信号
１３をチップ外部及び外部Ｉ／Ｆ３に出力した後、処理
を続行する。また、外部Ｉ／Ｆ３は出力を全てハイ・イ
ンピーダンス状態とする。 （２）ＰＣ２．１の格納値がチップ外部のメモリ領域を
指している場合、ＣＰＵ２は、ホールドアクノリッジ信
号１３をチップ外部及び外部Ｉ／Ｆ３に出力した後、処
理を中断停止する。また、外部Ｉ／Ｆ３は出力を全てハ
イ・インピーダンス状態とする。
【００１７】チップ外部より入力されたホールド要求信
号１２＝０となると、以下のように動作する。 （３）ＰＣ２．１の格納値がチップ内部のＲＯＭ５を指
している場合、ＣＰＵ２は、処理続行のまま、ホールド
アクノリッジ信号１３をロウとし、また外部Ｉ／Ｆ３は
ハイ・インピーダンス状態を解除する。 （４）ＰＣ２．１の格納値がチップ外部のメモリ領域を
指している場合、ＣＰＵ２は、ホールドアクノリッジ信
号１３をロウとし、処理を再開する。外部Ｉ／Ｆ３はハ
イ・インピーダンス状態を解除する。
号１２＝０となると、以下のように動作する。 （３）ＰＣ２．１の格納値がチップ内部のＲＯＭ５を指
している場合、ＣＰＵ２は、処理続行のまま、ホールド
アクノリッジ信号１３をロウとし、また外部Ｉ／Ｆ３は
ハイ・インピーダンス状態を解除する。 （４）ＰＣ２．１の格納値がチップ外部のメモリ領域を
指している場合、ＣＰＵ２は、ホールドアクノリッジ信
号１３をロウとし、処理を再開する。外部Ｉ／Ｆ３はハ
イ・インピーダンス状態を解除する。
【００１８】以上述べたように従来のシングルチップマ
イクロコンピュータにおいては、チップ外部に格納した
プログラムを実行中にＣＰＵの処理が停止する。
イクロコンピュータにおいては、チップ外部に格納した
プログラムを実行中にＣＰＵの処理が停止する。
【００１９】従って、ホールド中に緊急を要する割込み
処理要求が発生しても、ホールド状態が解除されるまで
待たされることとなり、システムのスループットが低下
する。
処理要求が発生しても、ホールド状態が解除されるまで
待たされることとなり、システムのスループットが低下
する。
【００２０】
【発明が解決しようとする課題】上述したように、従来
の外部からのホールド要求発生時に、内部ＲＯＭに格納
したプログラムを実行している場合のみＣＰＵの実行を
継続する方式のシングルチップマイクロコンピュータに
おいては、外部メモリに格納したプログラムを実行中に
外部からホールド要求が発生すると、ＣＰＵの処理が中
断される。
の外部からのホールド要求発生時に、内部ＲＯＭに格納
したプログラムを実行している場合のみＣＰＵの実行を
継続する方式のシングルチップマイクロコンピュータに
おいては、外部メモリに格納したプログラムを実行中に
外部からホールド要求が発生すると、ＣＰＵの処理が中
断される。
【００２１】従って、割込み処理等の高速な応答を要す
る処理がホールド中は実行不可能となり、システムのス
ループットを低下させるという欠点が存在した。
る処理がホールド中は実行不可能となり、システムのス
ループットを低下させるという欠点が存在した。
【００２２】本発明の目的は、ホールド中に割込み処理
を実行可能としたシングルチップマイクロコンピュータ
を提供することにある。
を実行可能としたシングルチップマイクロコンピュータ
を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るシングルチップマイクロコンピュータ
は、単一半導体基板上に、中央処理装置．，ＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ），ＲＡＭ（Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），周辺部，割込み
制御部及び外部インタフェイス機能を内蔵し、前記中央
処理装置に対しホールド機能を内蔵し、かつ制御回路を
含むシングルチップマイクロコンピュータであって、前
記制御回路は、中央処理装置がホールド中に割込み処理
要求信号が入力されると、割込み要求信号を出力すると
同時にホールド解除信号を出力し、中央処理装置をホー
ルド状態から解除し、中央処理装置が出力する割込みア
クノリッジ信号に同期して割込みベクタを出力し、中央
処理装置に上記割込みベクタに対応した割込み処理を実
行させる機能を有するものである。
め、本発明に係るシングルチップマイクロコンピュータ
は、単一半導体基板上に、中央処理装置．，ＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ），ＲＡＭ（Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），周辺部，割込み
制御部及び外部インタフェイス機能を内蔵し、前記中央
処理装置に対しホールド機能を内蔵し、かつ制御回路を
含むシングルチップマイクロコンピュータであって、前
記制御回路は、中央処理装置がホールド中に割込み処理
要求信号が入力されると、割込み要求信号を出力すると
同時にホールド解除信号を出力し、中央処理装置をホー
ルド状態から解除し、中央処理装置が出力する割込みア
クノリッジ信号に同期して割込みベクタを出力し、中央
処理装置に上記割込みベクタに対応した割込み処理を実
行させる機能を有するものである。
【００２４】また、前記制御回路は、中央処理装置の命
令によりベクタ情報を設定可能としたものである。
令によりベクタ情報を設定可能としたものである。
【００２５】
【作用】簡単な制御回路を付加することにより、ホール
ド中に発生した割込み処理要求をＣＰＵにより実行可能
とし、システムのスループットの低下を防止する。
ド中に発生した割込み処理要求をＣＰＵにより実行可能
とし、システムのスループットの低下を防止する。
【００２６】
【実施例】次に本発明の実施例について図を用いて説明
する。
する。
【００２７】（実施例１）図１は、本発明に係る実施例
１のシングルチップマイクロコンピュータを示すブロッ
ク図である。
１のシングルチップマイクロコンピュータを示すブロッ
ク図である。
【００２８】図１において、本発明に係る実施例１のシ
ングルチップマイクロコンピュータは、新たに追加した
制御回路２００以外の構成要素は、図４に示す従来例と
相違がない。従って、制御回路２００を中心に説明す
る。
ングルチップマイクロコンピュータは、新たに追加した
制御回路２００以外の構成要素は、図４に示す従来例と
相違がない。従って、制御回路２００を中心に説明す
る。
【００２９】図１において、制御回路２００は、ＣＰＵ
２がホールド中に割込み処理要求信号１０３が入力され
ると、割込み要求信号１０４を出力すると同時にホール
ド解除信号１０６を出力し、ＣＰＵ２をホールド状態か
ら解除する。またその後、ＣＰＵ２が出力する割込みア
クノリッジ信号１６に同期して割込みベクタを出力し、
ＣＰＵ２に上記割込みベクタに対応した割込み処理を実
行させる機能を有している。
２がホールド中に割込み処理要求信号１０３が入力され
ると、割込み要求信号１０４を出力すると同時にホール
ド解除信号１０６を出力し、ＣＰＵ２をホールド状態か
ら解除する。またその後、ＣＰＵ２が出力する割込みア
クノリッジ信号１６に同期して割込みベクタを出力し、
ＣＰＵ２に上記割込みベクタに対応した割込み処理を実
行させる機能を有している。
【００３０】次に、ホールド時の動作を図１を参照して
説明する。まず、すでにリセット信号１０８が入力さ
れ、リセット後の状態であるとする。
説明する。まず、すでにリセット信号１０８が入力さ
れ、リセット後の状態であるとする。
【００３１】外部ＤＭＡコントローラ等がホールド要求
信号１２を“１”とすると、ホールド解除信号１０６＝
“１”のため、ＡＮＤゲート１０２の出力は“１”とな
り、ＣＰＵ２はホールド状態となる。
信号１２を“１”とすると、ホールド解除信号１０６＝
“１”のため、ＡＮＤゲート１０２の出力は“１”とな
り、ＣＰＵ２はホールド状態となる。
【００３２】すなわち、ホールド要求信号１２＝“１”
となると、制御回路２００の出力するホールド解除信号
１０６＝“１”であるから、ＡＮＤゲート１０２は
“１”を出力し、ＣＰＵ２はホールド状態になる。
となると、制御回路２００の出力するホールド解除信号
１０６＝“１”であるから、ＡＮＤゲート１０２は
“１”を出力し、ＣＰＵ２はホールド状態になる。
【００３３】この時、ＣＰＵ２はホールド状態信号１０
７＝“１”とし、ＥＸＮＯＲゲート１０９は“１”を出
力するため、外部Ｉ／Ｆ３はアドレスバス２４，データ
バス２３，リード信号１４，ライト信号１５をハイ・イ
ンピーダンス状態にする。
７＝“１”とし、ＥＸＮＯＲゲート１０９は“１”を出
力するため、外部Ｉ／Ｆ３はアドレスバス２４，データ
バス２３，リード信号１４，ライト信号１５をハイ・イ
ンピーダンス状態にする。
【００３４】上記状態において割込み処理要求信号１０
３が“１”となると、制御回路２００はホールド解除信
号１０６＝“０”とし、ＡＮＤゲート１０２の出力が０
となるため、ＣＰＵ２はホールド状態から解除され、ホ
ールド状態信号１０７＝“０”とする。ただし、ＥＸＮ
ＯＲゲート１０９の出力は“１”のままであり、外部Ｉ
／Ｆ３は、出力ラインをハイ・インピーダンス状態のま
まに保つ。
３が“１”となると、制御回路２００はホールド解除信
号１０６＝“０”とし、ＡＮＤゲート１０２の出力が０
となるため、ＣＰＵ２はホールド状態から解除され、ホ
ールド状態信号１０７＝“０”とする。ただし、ＥＸＮ
ＯＲゲート１０９の出力は“１”のままであり、外部Ｉ
／Ｆ３は、出力ラインをハイ・インピーダンス状態のま
まに保つ。
【００３５】さらに制御回路２００は割込み処理信号１
０４＝“１”を出力する。このとき、ＯＲゲート１０１
の出力は“１”となり、ＣＰＵ２は割込み処理要求を受
け付け、割込みアクノリッジ信号１６＝“１”とする。
０４＝“１”を出力する。このとき、ＯＲゲート１０１
の出力は“１”となり、ＣＰＵ２は割込み処理要求を受
け付け、割込みアクノリッジ信号１６＝“１”とする。
【００３６】さらに制御回路２００は、上記割込みアク
ノリッジ信号１６に同期して割込みベクタを内部に出力
し、ＣＰＵ２は上記ベクタ情報にしたがって割込み処理
プログラムを実行する。
ノリッジ信号１６に同期して割込みベクタを内部に出力
し、ＣＰＵ２は上記ベクタ情報にしたがって割込み処理
プログラムを実行する。
【００３７】ＣＰＵ２は、割込み処理プログラム実行の
最後で、割込み処理プログラムからの復帰命令であるＲ
ＥＴＩ命令を実行する。
最後で、割込み処理プログラムからの復帰命令であるＲ
ＥＴＩ命令を実行する。
【００３８】この時、ＣＰＵ２は信号１０５を出力し、
制御回路２００はホールド解除信号１０６＝“１”を出
力する。この場合、ＡＮＤゲート１０２の出力は１とな
り、ＣＰＵ２は再びホールド状態となる。
制御回路２００はホールド解除信号１０６＝“１”を出
力する。この場合、ＡＮＤゲート１０２の出力は１とな
り、ＣＰＵ２は再びホールド状態となる。
【００３９】以下、制御回路２００について構成及び動
作を図２を用いて説明する。制御回路２００はラッチ２
０１と、ラッチ２０２と、ベクタ生成回路２０３とから
構成する。
作を図２を用いて説明する。制御回路２００はラッチ２
０１と、ラッチ２０２と、ベクタ生成回路２０３とから
構成する。
【００４０】ラッチ２０１は、割込み処理要求信号１０
３が“１”の時、“１”を保持しホールド解除信号１０
６＝“０”を出力する。また、ＣＰＵ２が割込み処理プ
ログラムから復帰する際に、ＲＥＴＩ命令を実行し信号
１０５を出力すると格納値をリセットし、ホールド解除
信号１０６＝“１”を出力する。リセット信号１０８＝
“１”の時、“０”を保持する。
３が“１”の時、“１”を保持しホールド解除信号１０
６＝“０”を出力する。また、ＣＰＵ２が割込み処理プ
ログラムから復帰する際に、ＲＥＴＩ命令を実行し信号
１０５を出力すると格納値をリセットし、ホールド解除
信号１０６＝“１”を出力する。リセット信号１０８＝
“１”の時、“０”を保持する。
【００４１】ラッチ２０２は、割込み処理要求信号１０
３が“１”の時、“１”を保持し割込み要求信号１０４
＝“１”を出力する。また、ＣＰＵ２が割込みアクノリ
ッジ信号１６を出力すると格納値をリセットし、割込み
要求信号１０４＝“０”を出力する。リセット信号１０
８＝“１”の時、“１”を保持する。
３が“１”の時、“１”を保持し割込み要求信号１０４
＝“１”を出力する。また、ＣＰＵ２が割込みアクノリ
ッジ信号１６を出力すると格納値をリセットし、割込み
要求信号１０４＝“０”を出力する。リセット信号１０
８＝“１”の時、“１”を保持する。
【００４２】ベクタ生成回路２０３は、割込みアクノリ
ッジ信号１６に同期して固定の割込みベクタ情報を内部
バス７に出力する。
ッジ信号１６に同期して固定の割込みベクタ情報を内部
バス７に出力する。
【００４３】以下、動作を説明する。ＣＰＵ２はホール
ド中に割込み処理要求信号１０３＝“１”となると、ラ
ッチ２０１，２０２は各々“１”を保持し、ホールド解
除信号１０６＝“０”及び割込み信号１０４＝“１”を
出力する。
ド中に割込み処理要求信号１０３＝“１”となると、ラ
ッチ２０１，２０２は各々“１”を保持し、ホールド解
除信号１０６＝“０”及び割込み信号１０４＝“１”を
出力する。
【００４４】ＣＰＵ２は割込み処理要求を受け付ける
と、割込みアクノリッジ信号１６＝“１”を出力する。
このとき、ベクタ生成回路２０３は、割込みアクノリッ
ジ信号１６に同期してベクタ情報を内部バス７に出力す
る。また、ラッチ２０２は“０”にクリアされ、割込み
信号１０４＝“０”を出力する。ＣＰＵ２は、割込み処
理プログラム実行の最後にＲＥＴＩ命令を実行し、信号
１０５＝“１”を出力する。この時ラッチ２０１はクリ
アされ、ホールド解除信号１０６＝“１”を出力する。
と、割込みアクノリッジ信号１６＝“１”を出力する。
このとき、ベクタ生成回路２０３は、割込みアクノリッ
ジ信号１６に同期してベクタ情報を内部バス７に出力す
る。また、ラッチ２０２は“０”にクリアされ、割込み
信号１０４＝“０”を出力する。ＣＰＵ２は、割込み処
理プログラム実行の最後にＲＥＴＩ命令を実行し、信号
１０５＝“１”を出力する。この時ラッチ２０１はクリ
アされ、ホールド解除信号１０６＝“１”を出力する。
【００４５】以上述べたように、実施例１においては、
簡単なハードウェアから構成される制御回路を付加する
ことにより、ホールド状態においてＣＰＵの動作を実現
可能であり、ホールド状態においても内部ＲＯＭに格納
したプログラムを割込み処理として実行可能であり、ホ
ールド状態において発生した割込み処理要求を速やかに
処理可能となる。
簡単なハードウェアから構成される制御回路を付加する
ことにより、ホールド状態においてＣＰＵの動作を実現
可能であり、ホールド状態においても内部ＲＯＭに格納
したプログラムを割込み処理として実行可能であり、ホ
ールド状態において発生した割込み処理要求を速やかに
処理可能となる。
【００４６】ホールド状態は、例えばＤＭＡ転送の場
合、数１００μＳＥＣにも及ぶ場合があり、この間に数
１００個の命令を実行可能である。
合、数１００μＳＥＣにも及ぶ場合があり、この間に数
１００個の命令を実行可能である。
【００４７】さらに最近のＣＰＵの高速化に伴い、ホー
ルド中に実行可能な命令数はますます増大しており、こ
の間にＣＰＵによる処理が可能であることにより、スル
ープットが大幅に向上する。
ルド中に実行可能な命令数はますます増大しており、こ
の間にＣＰＵによる処理が可能であることにより、スル
ープットが大幅に向上する。
【００４８】（実施例２）図３は、本発明の実施例２に
係るシングルチップマイクロコンピュータを示すブロッ
ク図である。
係るシングルチップマイクロコンピュータを示すブロッ
ク図である。
【００４９】本実施例は、ライト信号３０１をＣＰＵ２
から制御回路４００に入力している点を除いて実施例１
と同一のものである。従って、以下相違点を中心に図４
を参照して制御回路につき述べる。
から制御回路４００に入力している点を除いて実施例１
と同一のものである。従って、以下相違点を中心に図４
を参照して制御回路につき述べる。
【００５０】本実施例に係るシングルチップマイクロコ
ンピュータの制御回路４００は、実施例１に係るシング
ルチップマイクロコンピュータの制御回路２００に対し
て、ベクタ生成回路４０１に対してＣＰＵ２の命令によ
りベクタ情報を設定可能である点で異なる。
ンピュータの制御回路４００は、実施例１に係るシング
ルチップマイクロコンピュータの制御回路２００に対し
て、ベクタ生成回路４０１に対してＣＰＵ２の命令によ
りベクタ情報を設定可能である点で異なる。
【００５１】ＣＰＵ２は、ベクタ生成回路４０１への書
き込み専用命令を実行すると、ライト信号３０１を出力
するとともにベクタ情報を内部バス７に出力する。
き込み専用命令を実行すると、ライト信号３０１を出力
するとともにベクタ情報を内部バス７に出力する。
【００５２】ベクタ生成回路４０１はライト信号３０１
に同期してベクタ情報を格納する。
に同期してベクタ情報を格納する。
【００５３】このように、ＣＰＵ２がホールド時に実行
可能な割込み処理をベクタにより指定可能であるため、
場合に応じて最も緊急度の高い処理をソフトウェアにて
指定可能でありフレキシブルなシステムが構成できる。
可能な割込み処理をベクタにより指定可能であるため、
場合に応じて最も緊急度の高い処理をソフトウェアにて
指定可能でありフレキシブルなシステムが構成できる。
【００５４】ＣＰＵ２がホールド状態で割込み処理要求
１０３＝“１”の時の動作は、実施例１における動作と
同一であるので、説明を省略する。
１０３＝“１”の時の動作は、実施例１における動作と
同一であるので、説明を省略する。
【００５５】上述したように、実施例に係るシングルチ
ップマイクロコンピュータにおいては、制御回路内のベ
クタ生成回路の格納値をＣＰＵの命令にて設定可能であ
り、よりフレキシブルなシステムを構成できるという利
点を有する。
ップマイクロコンピュータにおいては、制御回路内のベ
クタ生成回路の格納値をＣＰＵの命令にて設定可能であ
り、よりフレキシブルなシステムを構成できるという利
点を有する。
【００５６】
【発明の効果】以上説明したように本発明は、簡単な回
路から構成する制御回路を内蔵し、割込み処理要求信号
によりホールド時のＣＰＵの動作を再開可能であり、ホ
ールド中に停止していたＣＰＵを動作させることによ
り、従来大幅に処理の遅れていたホールド中の割込み処
理要求も高速に処理可能となり、スループットを大幅に
向上できる。
路から構成する制御回路を内蔵し、割込み処理要求信号
によりホールド時のＣＰＵの動作を再開可能であり、ホ
ールド中に停止していたＣＰＵを動作させることによ
り、従来大幅に処理の遅れていたホールド中の割込み処
理要求も高速に処理可能となり、スループットを大幅に
向上できる。
【図１】本発明の実施例１におけるシングルチップマイ
クロコンピュータを示すブロック図である。
クロコンピュータを示すブロック図である。
【図２】図１における制御回路を示すブロック図であ
る。
る。
【図３】本発明の実施例２におけるシングルチップマイ
クロコンピュータを示すブロック図である。
クロコンピュータを示すブロック図である。
【図４】図３における制御回路を示すブロック図であ
る。
る。
【図５】従来のシングルチップマイクロコンピュータを
示すブロック図である。
示すブロック図である。
１ 割込み制御回路 ２ ＣＰＵ ２．１ プログラムカウンタ ３ 外部Ｉ／Ｆ ４ ＲＡＭ ５ ＲＯＭ ６ 周辺部 ６．１ 外部端子 ７，２３，２４ 内部バス １１，１０３ 割込み処理要求信号 １２ ホールド要求信号 １３ ホールドアクノリッジ信号 １４ リードストローブ信号 １５ ライトストローブ信号 １６，１７ 割込みアクノリッジ信号 １００，３００，５００ シングルチップマイクロコン
ピュータ １０１ ＯＲゲート １０２ ＡＮＤゲート １０４ 割込み要求信号 １０５ 信号 １０６ ホールド解除信号 １０７ ホールド状態信号 １０８ リセット信号 １０９ ＥＸＮＯＲゲート ２００，４００ 制御回路 ２０１，２０２ ラッチ ２０３，４０１ ベクタ生成回路 ３０１ ライト信号
ピュータ １０１ ＯＲゲート １０２ ＡＮＤゲート １０４ 割込み要求信号 １０５ 信号 １０６ ホールド解除信号 １０７ ホールド状態信号 １０８ リセット信号 １０９ ＥＸＮＯＲゲート ２００，４００ 制御回路 ２０１，２０２ ラッチ ２０３，４０１ ベクタ生成回路 ３０１ ライト信号
Claims (2)
- 【請求項１】 単一半導体基板上に、中央処理装置．，
ＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ），ＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），周辺
部，割込み制御部及び外部インタフェイス機能を内蔵
し、前記中央処理装置に対しホールド機能を内蔵し、か
つ制御回路を含むシングルチップマイクロコンピュータ
であって、 前記制御回路は、中央処理装置がホールド中に割込み処
理要求信号が入力されると、割込み要求信号を出力する
と同時にホールド解除信号を出力し、中央処理装置をホ
ールド状態から解除し、中央処理装置が出力する割込み
アクノリッジ信号に同期して割込みベクタを出力し、中
央処理装置に上記割込みベクタに対応した割込み処理を
実行させる機能を有することを特徴とするシングルチッ
プマイクロコンピュータ。 - 【請求項２】 請求項１に記載のシングルチップマイク
ロコンピュータであって、 前記制御回路は、中央処理装置の命令によりベクタ情報
を設定可能としたものであることを特徴とするシングル
チップマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152779A JP2822782B2 (ja) | 1992-05-20 | 1992-05-20 | シングルチップマイクロコンピュータ |
| US08/064,573 US5386573A (en) | 1992-05-20 | 1993-05-20 | Single chip microcomputer with interrupt processing capability during hold states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152779A JP2822782B2 (ja) | 1992-05-20 | 1992-05-20 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324348A true JPH05324348A (ja) | 1993-12-07 |
| JP2822782B2 JP2822782B2 (ja) | 1998-11-11 |
Family
ID=15547967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152779A Expired - Fee Related JP2822782B2 (ja) | 1992-05-20 | 1992-05-20 | シングルチップマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5386573A (ja) |
| JP (1) | JP2822782B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
| US5712664A (en) * | 1993-10-14 | 1998-01-27 | Alliance Semiconductor Corporation | Shared memory graphics accelerator system |
| JPH10502181A (ja) * | 1994-06-20 | 1998-02-24 | ネオマジック・コーポレイション | メモリインタフェースのないグラフィックスコントローラ集積回路 |
| US6735683B2 (en) | 1994-09-14 | 2004-05-11 | Hitachi, Ltd. | Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements |
| US5717932A (en) * | 1994-11-04 | 1998-02-10 | Texas Instruments Incorporated | Data transfer interrupt pacing |
| US5822550A (en) * | 1994-12-22 | 1998-10-13 | Texas Instruments Incorporated | Split data path fast at-bus on chip circuits systems and methods |
| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
| JPH0922394A (ja) * | 1995-07-05 | 1997-01-21 | Rohm Co Ltd | 制御装置 |
| US6308231B1 (en) | 1998-09-29 | 2001-10-23 | Rockwell Automation Technologies, Inc. | Industrial control systems having input/output circuits with programmable input/output characteristics |
| US6225825B1 (en) | 1998-09-30 | 2001-05-01 | Rockwell Technologies, Llc | Industrial control systems having input/output circuits with programmable input/output characteristics |
| US6298393B1 (en) * | 1998-09-30 | 2001-10-02 | Rockwell Technologies, Llc | Industrial control systems having input/output circuits with programmable input/output characteristics |
| US6639433B1 (en) | 2002-04-18 | 2003-10-28 | Johnson Controls Technology Company | Self-configuring output circuit and method |
| US20050149771A1 (en) * | 2003-11-07 | 2005-07-07 | Seiko Epson Corporation | Processor control circuit, information processing apparatus, and central processing unit |
| US20050253744A1 (en) * | 2004-05-13 | 2005-11-17 | Johnson Controls Technology Company | Configurable output circuit and method |
| CN103631649B (zh) * | 2012-08-24 | 2018-08-28 | 深圳市中兴微电子技术有限公司 | 中断处理方法、装置及中断控制器 |
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|---|---|---|---|---|
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| JPS63208965A (ja) * | 1987-02-26 | 1988-08-30 | Nec Corp | マイクロコンピユ−タ |
| JPS6421561A (en) * | 1987-07-16 | 1989-01-24 | Mitsubishi Electric Corp | Processor controller |
| JPH03226882A (ja) * | 1990-01-31 | 1991-10-07 | Nec Corp | シングルチップマイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498136A (en) * | 1982-12-15 | 1985-02-05 | Ibm Corporation | Interrupt processor |
| US5261107A (en) * | 1989-11-03 | 1993-11-09 | International Business Machines Corp. | Programable interrupt controller |
-
1992
- 1992-05-20 JP JP4152779A patent/JP2822782B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-20 US US08/064,573 patent/US5386573A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH03226882A (ja) * | 1990-01-31 | 1991-10-07 | Nec Corp | シングルチップマイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822782B2 (ja) | 1998-11-11 |
| US5386573A (en) | 1995-01-31 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |