JPH08137784A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 物理的・論理的規模の増大を最小限に抑える
ことが可能となる情報処理装置を提供すること。 【構成】 少なくとも、中央処理装置と、データ転送を
行うデータ転送装置と、前記データ転送装置がデータ転
送を行う際のデータ転送情報が記憶される第１の記憶手
段と、前記各装置および手段を接続する内部バスとを具
備する情報処理装置であって、前記第１の記憶手段に記
憶されるデータ転送情報が、少なくともデータ転送先ア
ドレス情報と、データ転送元アドレス情報とを含む、前
記第１の記録手段の１記憶単位で構成され、かつ、前記
データ転送装置が前記第１の記憶手段から前記データ転
送情報を１回でリードまたはライトする手段を具備す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係わ
り、特に、中央処理装置とデータ転送処理装置とランダ
ムアクセスメモリ（ＲＡＭ）とを内蔵したシングルチッ
プマイクロコンピュータに利用して有効な技術に関する

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、『ＬＳＩハンドブック』（昭和５９年１１月３０
日、株式会社オーム社発行、Ｐ．５４０〜５４１）に記
載されているように、中央処理装置（ＣＰＵ）を中心に
してプログラム保持用のリードオンリメモリ（ＲＯ
Ｍ）、データ保持用のランダムアクセスメモリ（ＲＡ
Ｍ）、および、データの入出力を行うための入出力回路
等の機能ブロック（またはモジュール）が１つの半導体
基板に形成される。

【０００３】前記シングルチップマイクロコンピュータ
に、ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）を内蔵し、中央処理装置（ＣＰＵ）とは独立にデー
タ転送を可能としたシングルチップマイクロコンピュー
タが、例えば、下記文献Ｉあるいは特開平５−３０７５
１６号公報に記載されている。

【０００４】Ｉ 『Ｈ８／３００３ ハードウェアマニ
アル』（平成５年３月 株式会社 日立製作所発行） 前記文献Ｉあるいは公報（特開平５−３０７５１６号）
に記載されているダイレクトメモリアクセスコントロー
ラ（ＤＭＡＣ）は、割込要求によって起動でき、リピー
トモード、ブロック転送モードなどを行うことができ、
ステッピングモータの制御、あるいは、プリンタの印字
データ制御に好適である。

【０００５】前記文献Ｉあるいは公報（特開平５−３０
７５１６号）に記載されている例では、最大８チャネル
の転送を行うことが可能である。

【０００６】ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）のデータ転送は、中央処理装置（ＣＰＵ）
とは独立しているため、データ転送に必要なバスサイク
ルのみ中央処理装置（ＣＰＵ）を停止すれば良く、中央
処理装置（ＣＰＵ）は、前記バスサイクル以外は、実行
中の処理を継続できる。

【０００７】例えば、ランダムアクセスメモリ（ＲＡ
Ｍ）から入出力回路にバイトデータの転送で転送先・転
送元アドレスをインクリメントする場合、前記文献Ｉあ
るいは公報に記載されている例では、ランダムアクセス
メモリ（ＲＡＭ）のアクセスを２ステート、入出力回路
のアクセスを３ステートとして、デッドサイクル１ステ
ートを含めて、データ転送は６ステートである。

【０００８】なお、シングルチップマイクロコンピュー
タの基準クロック（φ）の１周期を１ステートとする。

【０００９】しかしながら、前記ダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）を内蔵したシングルチッ
プマイクロコンピュータでは、ダイレクトメモリアクセ
スコントローラ（ＤＭＡＣ）が、転送元アドレスレジス
タ、転送先アドレスレジスタ、転送カウンタレジスタ、
制御レジスタの各レジスタを各チャネル毎に持つ必要が
あるため、多数のチャネルのデータ転送を行う場合に、
前記各レジスタを多数組設ける必要がある。

【００１０】そのため、ダイレクトメモリアクセスコン
トローラ（ＤＭＡＣ）の、ひいては、シングルチップマ
イクロコンピュータ（あるいは半導体集積回路）全体
の、論理的・物理的規模を増大させ、さらに、製造費用
を増大させることになる。

【００１１】換言すれば、適当な規模あるいは製造費用
で、割込要因の全て、あるいは、大多数のデータ転送を
行うことは困難である。

【００１２】一方、前記各レジスタの内容を、記憶密度
が高いランダムアクセスメモリ（ＲＡＭ）上に配置し、
論理的・物理的規模の増大を防止したデータ転送装置、
いわゆるデータトランスファコントローラ（ＤＴＣ）を
内蔵したシングルチップマイクロコンピュータが、例え
ば、下記文献ＩＩに記載されている。

【００１３】ＩＩ 『Ｈ８／５３２ ハードウェアマニ
アル』（昭和６３年１２月 株式会社日立製作所発行） 前記文献ＩＩに記載されているデータトランスファコン
トローラ（ＤＴＣ）では、実質的に全ての割込要因によ
って、データ転送を行うことが可能である。

【００１４】

【発明が解決しようとする課題】しかしながら、前記文
献ＩＩに記載されているデータトランスファコントロー
ラ（ＤＴＣ）では、転送情報を保持する各レジスタの内
容を汎用のランダムアクセスメモリ（ＲＡＭ）上に配置
したため、データ転送に先だって、各レジスタの内容を
データトランスファコントローラ（ＤＴＣ）に読み込
み、この読み込んだ内容にしたがって、データ転送を行
い、さらに、データ転送によって更新された各レジスタ
情報をランダムアクセスメモリ（ＲＡＭ）に退避する必
要がある。

【００１５】即ち、データトランスファコントローラ
（ＤＴＣ）を内蔵したシングルチップマイクロコンピュ
ータでは、データ転送に比較して、各レジスタの内容の
読み込み・更新に大きな時間を費やしてしまい、この期
間は、中央処理装置（ＣＰＵ）を停止しなければならな
いという問題点があった。

【００１６】例えば、ランダムアクセスメモリ（ＲＡ
Ｍ）から入出力回路にバイトデータの転送で転送先・転
送元アドレスをインクリメントする場合、前記文献ＩＩ
に記載されている例では、データ転送５ステートである
のに対して、各レジスタの内容の読み込み・更新に３０
ステートを要し、合計３５ステートの期間、中央処理装
置（ＣＰＵ）は停止することになる。

【００１７】さらに、かかるデータトランスファコント
ローラ（ＤＴＣ）の機能を中央処理装置（ＣＰＵ）のマ
イクロプログラムで実現するようにすると、全体的な論
理的・物理的規模の増加を最低限にすることが可能であ
るが、データトランスファコントローラ（ＤＴＣ）の動
作と中央処理装置（ＣＰＵ）の命令が排他的になってし
まい、データトランスファコントローラ（ＤＴＣ）の動
作中は中央処理装置（ＣＰＵ）内部の演算処理が行えな
くなってしまう。

【００１８】このため、シングルチップマイクロコンピ
ュータ全体の処理効率を低下させてしまうという問題点
があった。

【００１９】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、情報処
理装置において、物理的・論理的規模の増大を最小限に
抑えることが可能となる技術を提供することにある。

【００２０】また、本発明の他の目的は、情報処理装置
において、多数の割込によるデータ転送を可能とし、か
つ、処理効率を向上させることが可能となる技術を提供
することにある。

【００２１】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。

【００２２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００２３】（１）少なくとも、中央処理装置と、デー
タ転送を行うデータ転送装置と、前記データ転送装置が
データ転送を行う際のデータ転送情報が記憶される第１
の記憶手段と、前記各装置および手段を接続する内部バ
スとを具備する情報処理装置であって、前記第１の記憶
手段に記憶されるデータ転送情報が、少なくともデータ
転送先アドレス情報と、データ転送元アドレス情報とを
含む、前記第１の記録手段の１記憶単位で構成され、か
つ、前記データ転送装置が前記第１の記憶手段から前記
データ転送情報を１回でリードまたはライトする手段を
具備する。

【００２４】（２）前記（１）の手段において、前記デ
ータ転送情報を構成するデータ転送先アドレス情報、あ
るいは、データ転送元アドレス情報の演算結果に基づい
て、前記データ転送装置が行うデータ転送の回数を判定
する手段を、さらに具備する。

【００２５】（３）前記（１）または（２）の手段にお
いて、前記データ転送情報を構成するデータ転送先アド
レス情報、あるいは、データ転送元アドレス情報が、デ
ータ転送装置がデータ転送を行う際の、データ転送先ア
ドレス、あるいは、データ転送元アドレスの一部とす
る。

【００２６】（４）前記（１）ないし（３）の手段にお
いて、前記データ転送装置が、少なくとも１個のレジス
タ手段を有し、前記データ転送情報を構成するデータ転
送先アドレス情報、あるいは、データ転送元アドレス情
報と前記レジスタ手段との内容に基づいて、前記データ
転送装置がデータ転送を行う際の、データ転送先アドレ
ス、あるいは、データ転送元アドレスを生成する手段を
具備する。

【００２７】（５）前記（１）ないし（４）の手段にお
いて、前記データ転送情報を構成するデータ転送先アド
レス情報、あるいは、データ転送元アドレス情報が、異
なるビット数で構成される。

【００２８】（６）前記（５）の手段において、前記デ
ータ転送情報が、前記データ転送装置がデータ転送を行
う際に、前記ビット数の大きい一方のアドレス情報をイ
ンクリメントするか、否かのビットとが含まれる。

【００２９】（７）前記（５）または（６）の手段にお
いて、前記ビット数の大きい一方のアドレス情報が、前
記データ転送情報の下位側に配置されている。

【００３０】（８）前記（１）ないし（７）の手段にお
いて、前記データ転送情報が、データ装置がデータ転送
を終了した後に、中央処理装置に割込を要求するか否か
を指定するビットが含まれる。

【００３１】（９）前記（１）ないし（８）の手段にお
いて、前記データ転送装置と前記第１の記憶手段との間
のデータバス幅、前記中央処理装置と前記第１の記憶手
段との間のデータバス幅より広くする。

【００３２】

【作用】前記各手段によれば、データ転送装置がデータ
転送を行う際の、データ転送情報を第１の記憶手段（Ｒ
ＡＭ）上に配置し、データ転送装置が第１の記憶手段か
らデータ転送情報を１回でリード／ライトすることを可
能としたので、データ転送装置がデータ転送情報をリー
ド／ライトする時間を短縮でき、また、データ転送装置
の物理的・論理的規模の増加を防ぐことができる。

【００３３】これにより、情報処理装置の製造費用を削
減、あるいは、適正な規模または製造費用で、転送チャ
ネル数を増加させることが可能となり、多数の起動要求
または転送要求に対応できる。

【００３４】また、データ転送情報を第１の記憶手段の
１記憶単位とするようにしたので、データ転送装置が内
部バスを使用する頻度を少なくし、中央処理装置をスト
ールする頻度を少なくすることが可能となり、情報処理
の処理速度を向上することが可能となる。

【００３５】また、データ転送装置と第１の記憶手段と
の間を、中央処理装置と第１の記憶手段との間より大き
なビット数のバスで結合するようにしたので、配線領域
の増加を最小限にすることが可能となる。

【００３６】また、データ転送情報のアドレス情報と、
データ転送装置のレジスタ手段に格納されたアドレス情
報とを組み合わせて使用することにより、利用可能なア
ドレス範囲を広げることが可能となる。

【００３７】また、データ転送情報のアドレス情報のビ
ット数を非対称にすることにより、利用可能なアドレス
範囲を広げることが可能となる。

【００３８】また、データ転送情報のアドレス情報のビ
ット数が大きいアドレス情報を、データ転送情報の下位
側に配置することにより、動作途中のアドレスの判定や
再設定が容易になる。

【００３９】また、データ転送情報に、データ転送終了
後に、中央処理装置への割込を要求するか、しないかを
設定するビットを設け、データ転送装置がデータ転送終
了後に、中央処理装置が割込ルーチンを実行するように
したので、中央処理装置の負荷を軽減することができ、
起動要因の発生からデータ転送までの時間を短縮しつ
つ、データ転送以外の種々の処理に柔軟に対応すること
が可能となる。

【００４０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００４１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００４２】図１は、本発明の一実施例であるシングル
チップマイクロコンピュータの概略構成を示すブロック
図である。

【００４３】本実施例のシングルチップマイクロコンピ
ュータは、中央処理装置（ＣＰＵ）、データトランスフ
ァコントローラ（ＤＴＣ）、システムコントローラ（Ｓ
ＹＳＣ）、リードオンリメモリ（ＲＯＭ）、ランダムア
クセスメモリ（ＲＡＭ）、タイマ（ＴＭ）、パルス出力
回路（ＰＯＣ）、シリアルコミュニケーションインタフ
ェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／Ｄ）、入出力ポ
ート（ＩＯＰ）１〜１１、割込コントローラ（ＩＣ
Ｐ）、バスコントローラ（ＢＳＣ）、クロック発振器
（ＣＰＧ）の機能ブロック（あるいはモジュール）によ
り構成される。

【００４４】これらの機能ブロック（あるいはモジュー
ル）は、内部バスによって相互に接続される。

【００４５】内部バスは、アドレスバス、データバスの
他に、図示されていないリード信号、ライト信号、バス
サイズ信号、システムクロックを含んでいる。

【００４６】内部アドレスバスは、ＩＡＢおよびＰＡＢ
の２系統のアドレスバスを有し、データバスは、ＩＤＢ
およびＰＤＢの２系統のアドレスバスを有している。

【００４７】前記アドレスバス（ＩＡＢ，ＰＡＢ）、お
よび、前記データバス（ＩＤＢ，ＰＤＢ）は、バスコン
トローラ（ＢＳＣ）によってインタフェースされる。

【００４８】アドレスバス（ＩＡＢ）およびデータバス
（ＩＤＢ（１５：０））は、中央処理装置（ＣＰＵ）、
データトランスファコントローラ（ＤＴＣ）、リードオ
ンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡ
Ｍ）、バスコントローラ（ＢＳＣ）に接続され、さら
に、アドレスバス（ＩＡＢ）は、外部のアドレスバスと
するために入出力ポート（ＩＯＰ）４，５に接続され
る。

【００４９】データバス（３１：０）は、データトラン
スファコントローラ（ＤＴＣ）とランダムアクセスメモ
リ（ＲＡＭ）との間に接続されている。

【００５０】アドレスバス（ＰＡＢ），データバス（Ｐ
ＤＢ）は、バスコントローラ（ＢＳＣ）、データトラン
スファコントローラ（ＤＴＣ）、タイマ（ＴＭ）、パル
ス出力回路（ＰＯＣ）、シリアルコミュニケーションイ
ンタフェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／Ｄ）、割
込コントローラ（ＩＣＰ）、入出力ポート（ＩＯＰ）１
〜１１に接続されている。

【００５１】中央処理装置（ＣＰＵ）とデータトランス
ファコントローラ（ＤＴＣ）とが、所謂バスマスタとし
て、内部バスを使用することができる。

【００５２】リードオンリメモリ（ＲＯＭ）、ランダム
アクセスメモリ（ＲＡＭ）、タイマ（ＴＭ）、パルス出
力回路（ＰＯＣ）、シリアルコミュニケーションインタ
フェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／Ｄ）、入出力
ポート（ＩＯＰ）１〜１１、割込コントローラ（ＩＣ
Ｐ）の各機能ブロック（あるいはモジュール）が、バス
スレーブとして、中央処理装置（ＣＰＵ）またはデータ
トランスファコントローラ（ＤＴＣ）によってリード／
ライトされる。

【００５３】なお、バスマスタとしてのデータトランス
ファコントローラ（ＤＴＣ）は、アドレスバス（ＩＡ
Ｂ）、データバス（ＩＤＢ）を使用する。

【００５４】中央処理装置（ＣＰＵ）が、データトラン
スファコントローラ（ＤＴＣ）内の内部Ｉ／Ｏレジスタ
（専用レジスタ）をリード／ライトする場合には、アド
レスバス（ＰＡＢ）、データバス（ＰＤＢ）を使用す
る。

【００５５】割込コントローラ（ＩＣＰ）は、タイマ
（ＴＭ）、シリアルコミュニケーションインタフェース
（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／Ｄ）、入出力ポート
（ＩＯＰ）１１の出力する割込信号を入力して、中央処
理装置（ＣＰＵ）に割込要求信号を、データトランスフ
ァコントローラ（ＤＴＣ）に起動要求信号を出力する。

【００５６】また、データトランスファコントローラ
（ＤＴＣ）の出力するクリア信号を入力して、割込クリ
ア信号を出力する。

【００５７】入出力ポート（ＩＯＰ）１〜１１は、外部
バス信号、入出力回路の入出力信号と兼用されている。

【００５８】入出力ポート（ＩＯＰ）１〜３はアドレス
バス出力、入出力ポート（ＩＯＰ）４，５はデータバス
入出力、入出力ポート（ＩＯＰ）６はバス制御信号入出
力に兼用されている。

【００５９】バス制御信号出力は、アドレストローブ信
号、Ｈｉｇｈ／Ｌｏｗデータストローブ信号、リードス
トローブ信号、ライトストローブ信号、バスアクノリッ
ジ信号等があり、バス制御入力信号には、ウェイト信
号、バスリクエスト信号等がある。

【００６０】これらの入出力信号は、図１には図示され
ていない。

【００６１】外部アドレス及び外部データは、それぞれ
これらの入出力ポートに含まれるバッファ回路を介し
て、アドレスバス（ＩＡＢ）およびデータバス（ＩＤ
Ｂ）と接続されている。

【００６２】アドレスバス（ＰＡＢ）およびデータバス
（ＰＤＢ）は、入出力ポート（ＩＯＰ）１〜１１のレジ
スタをリード／ライトするために使用し、外部バスとは
直接の関係はない。

【００６３】外部バス拡張を行うことは、動作モードな
どで選択され、これらの入出力ポートの機能も選択され
る。

【００６４】また、入出力ポート（ＩＯＰ）７はタイマ
入出力、入出力ポート（ＩＯＰ）８はパルス出力、入出
力ポート（ＩＯＰ）９はシリアルコミュニケーションイ
ンタフェース入出力、入出力ポート（ＩＯＰ）１０はア
ナログ入力、入出力ポート（ＩＯＰ）１１は外部割込要
求（ＩＲＱ）入力と兼用されている。

【００６５】タイマ（ＴＭ）、シリアルコミュニケーシ
ョンインタフェース（ＳＣＩ）、Ａ／Ｄ変換器（Ａ／
Ｄ）と、入出力ポート（ＩＯＰ）７、入出力ポート（Ｉ
ＯＰ）９、入出力ポート（ＩＯＰ）１０との入出力信号
は図示されていない。

【００６６】そのほか、電源端子（Ｖｃｃ，Ｖｓｓ）、
アナログ電源端子（ＡＶｃｃ，ＡＶｓｓ）、リセット入
力（ＲＥＳ）、スタンバイ入力（ＳＴＢＹ）、割込入力
（ＮＭＩ）、クロック入力（ＥＸＴＡＬ，ＸＴＡＬ）、
動作モード入力（ＭＤ１，ＭＤ１，ＭＤ２）などの入力
端子がある。

【００６７】図２は、本実施例における、データトラン
スファコントローラ（ＤＴＣ）のレジスタ構成および転
送情報パラメータのビット構成を示す図である。

【００６８】データトランスファコントローラ（ＤＴ
Ｃ）のレジスタは、ランダムアクセスメモリ（ＲＡＭ）
上に配置される転送情報パラメータが格納される転送情
報パラメータレジスタ（ＰＡＲＭ）と、専用レジスタと
がある。

【００６９】専用レジスタとして、パラメータベースレ
ジスタ（ＥＳＭＰＢＲ）と、アドレス拡張レジスタ（Ｅ
ＳＭＡＸＲ０，１，２）とを有する。

【００７０】これらは、起動要因に対して共通であり、
内部Ｉ／Ｏレジスタとして、中央処理装置（ＣＰＵ）の
アドレス空間に配置されている。

【００７１】パラメータベースレジスタ（ＥＳＭＰＢ
Ｒ）は、２４ビット長であり、割込コントローラ（ＩＣ
Ｐ）の出力するベクタと組み合わせて転送情報パラメー
タの存在するアドレスを指定する。

【００７２】転送情報パラメータレジスタ（ＰＡＲＭ）
は、ロングワード単位であるので、パラメータベースレ
ジスタ（ＥＳＭＰＢＲ）の下位２ビットは”０”に固定
されている。

【００７３】アドレス拡張レジスタレジスタ（ＥＳＭＡ
ＸＲ０，１，２）は、２０ビット長であり、転送先・転
送元アドレスパラメータと組み合わせて、転送先・転送
元アドレスを指定する。

【００７４】但し、アドレスパラメータのインクリメン
ト時のオーバフロー乃至キャリアの伝搬は行わない。

【００７５】アドレス空間が、１６Ｍバイトのとき、こ
れらの上位８ビットは使用されない。

【００７６】転送情報パラメータは、ランダムアクセス
メモリ（ＲＡＭ）上に格納され、起動要因毎に異なった
転送情報パラメータが用意される。

【００７７】転送情報パラメータは３２ビット構成とさ
れ、制御８ビット、転送元アドレス・転送先アドレス各
１２ビットとされる。

【００７８】所謂転送カウンタの情報はなく、転送先ア
ドレスまたは転送元アドレスのインクリメント時の７ビ
ット目からのオーバフロー乃至キャリ発生時、転送終了
と判定する。

【００７９】このため、１回の設定で転送可能な回数は
最大２５６回である。

【００８０】２５６回未満の場合は、最終アドレスの下
位ビットがＨ’ＦＦとなるように先頭アドレス（転送情
報パラメータの設定値）を選択すればよい。

【００８１】３１番目のビットは、バーストモードを指
定し、”０”の時ノーマル、”１”の時バーストとされ
る。

【００８２】３０番目のビットは、転送元アドレスのイ
ンクリメントを指定し、”０”の時転送元アドレスは固
定、”１”の時転送元アドレスはデータ転送後インクリ
メントされる。

【００８３】２９、２８番目のビットは、転送元アドレ
スの上位アドレスを指定する拡張レジスタを選択する。

【００８４】２９、２８番目のビットがいずれも”０”
の時、アドレス拡張レジスタ０を指定する。

【００８５】２９番目のビットが”０”、２８番目のビ
ットが”１”の時、アドレス拡張レジスタ１を指定す
る。

【００８６】２９番目のビットが”１”、２８番目のビ
ットが”０”の時、アドレス拡張レジスタ２を指定す
る。

【００８７】２９、２８番目のビットがいずれも”１”
の時、アドレス拡張レジスタは使用せず、対応するビッ
トは全ビット”１”とする。

【００８８】なお、内蔵ランダムアクセスメモリ（ＲＡ
Ｍ）およびタイマ（ＴＭ）・シリアルコミュニケーショ
ンインタフェース（ＳＣＩ）などの機能ブロック（ある
いはモジュール）は、アドレスＨ’ＦＦＦ０００以降に
優先的に配置するものとする。

【００８９】１５番目のビットは、転送データサイズを
指定し、”０”の時バイトサイズ、”１”の時ワードサ
イズとされる。

【００９０】１４番目のビットは、転送先アドレスのイ
ンクリメントを指定し、”０”の時転送先アドレスは固
定、”１”の時転送先アドレスはデータ転送後インクリ
メントされる。

【００９１】１３、１２番目のビットは、転送先アドレ
スの上位アドレスを指定する拡張レジスタを選択する。

【００９２】１３、１２番目のビットがいずれも”０”
の時、アドレス拡張レジスタ０を指定する。

【００９３】１３番目のビットが”０”、１２番目のビ
ットが”１”の時、アドレス拡張レジスタ１を指定す
る。

【００９４】１３番目のビットが”１”、１２番目のビ
ットが”０”の時、アドレス拡張レジスタ２を指定す
る。

【００９５】１３、１２番目のビットがいずれも”１”
の時、アドレス拡張レジスタは使用せず、対応するビッ
トは全ビット”１”とする。

【００９６】図３は、本実施例における、データトラン
スファコントローラ（ＤＴＣ）の概略構成を示すブロッ
ク図である。

【００９７】図３に示すように、データトランスファコ
ントローラ（ＤＴＣ）は、ラッチ回路（ＬＡＴＣＨ）、
転送情報パラメータレジスタ（ＰＡＲＭ）、演算器３
１、専用レジスタ（ＥＳＭＰＢＲ、ＥＳＭＡＸＲ０，
１，２）、アドレスバッファ３０、制御回路３２から構
成される。

【００９８】転送情報パラメータレジスタ（ＰＡＲ
Ｍ）、演算器３１、専用レジスタ（ＥＳＭＰＢＲ、ＥＳ
ＭＡＸＲ０，１，２）、アドレスバッファ３０は、デー
タトランスファコントローラ（ＤＴＣ）内部のバスで相
互に接続されている。

【００９９】演算器３１は８ビット長であり、キャリ信
号を検出する。

【０１００】制御回路３２は、クロック信号（ＣＫ
Ｍ）、リセット信号（ＲＳＴ）、起動信号（ＥＳＭＧＯ
Ｎ）などに基づいて動作し、制御信号を各部に与えて、
これらの制御を行う。

【０１０１】クロック信号（ＣＫＭ）は、クロック発振
器（ＣＰＧ）から供給される単相のクロック信号であ
り、マイクロコンピュータのシステムクロック信号
（φ）に相当する。

【０１０２】データトランスファコントローラ（ＤＴ
Ｃ）は、かかるクロック信号（ＣＫＭ）に同期して動作
する。

【０１０３】システムクロック信号を総称する場合、
（φ）と表記し、システムクロック信号（φ）の内、ク
ロック発振器（ＣＰＧ）からデータトランスファコント
ローラ（ＤＴＣ）に供給される具体的な信号をクロック
信号（ＣＫＭ）と表記する。

【０１０４】リセット信号（ＲＳＴ）は、システムコン
トローラ（ＳＹＳＣ）の制御回路から供給されるリセッ
ト信号である。

【０１０５】ＥＳＭＧＯＮは、データトランスファコン
トローラ（ＤＴＣ）の起動信号である。

【０１０６】ＶＥＣ（５：０）Ｎは、割込コントローラ
ＩＣＰから供給されるベクタ番号であり、起動要因とな
った割込要求信号を示し、Ｎは負論理を示している。

【０１０７】ＩＲＱＣＬＲは、起動要因となった、割込
要因フラグをクリアする起動要因クリア信号である。

【０１０８】ＥＳＭＥＮＤは、所定回数のデータ転送を
終了したことを示す割込要求信号であり、ＤＴＥビット
をクリアする。

【０１０９】起動信号（ＥＳＭＧＯＮ）、ベクタ番号
（ＶＥＣ（５：０）Ｎ）、起動要因クリア信号（ＩＲＱ
ＣＬＲ）、割込要求信号（ＥＳＭＥＮＤ）の各信号は、
割込コントローラ（ＩＣＰ）とのインタフェース信号で
ある。

【０１１０】ＥＳＭＲＥＱＮはバス権要求信号であり、
ＥＳＭＡＣＫＮはバスアクノリッジ信号であり、バス権
要求信号（ＥＳＭＲＥＱＮ）に呼応して、データトラン
スファコントローラ（ＤＴＣ）がバス権を獲得したこと
を示す。

【０１１１】ＢＵＲＤＹは、バスレディ信号であり、ウ
ェイトすることなく、動作可能なことを示す。

【０１１２】即ち、データトランスファコントローラ
（ＤＴＣ）は、全てのバスを１ステートでリード可能な
ものとして動作するが、内部Ｉ／Ｏレジスタのアクセス
などで２ステート以上のアクセスを行う場合に、ＢＵＳ
ＲＤＹ信号が非活性状態になって、データトランスファ
コントローラ（ＤＴＣ）を待機状態にする。

【０１１３】ＢＣＭＤ（３：０）は、バスコマンド信号
であり、リード信号、ライト信号、サイズ信号などをコ
ード化したものである。

【０１１４】バス権要求信号（ＥＳＭＲＥＱＮ）、バス
アクノリッジ信号（ＥＳＭＡＣＫＮ）、バスレディ信号
（ＢＵＲＤＹ）、バスコマンド信号（ＢＣＭＤ（３：
０））の各信号は、バスコントローラ（ＢＳＣ）とのイ
ンタフェース信号である。

【０１１５】その他に、専用レジスタをリード／ライト
するために、アドレスバス（ＰＡＢ）、データバス（Ｐ
ＤＢ）およびバス制御信号が与えられるが、これらは本
発明に直接関係がないので、詳細な説明は省略する。

【０１１６】データバス（ＩＤＢ（３１：０））が、転
送情報パラメータレジスタ（ＰＡＲＭ）とラッチ回路
（ＬＡＴＣＨ）とに入出力される。

【０１１７】このうち、データバス（ＩＤＢ（３１：１
６））は、データトランスファコントローラ（ＤＴＣ）
−ランダムアクセスメモリ（ＲＡＭ）間にのみ接続され
ている。

【０１１８】ＩＡＢ（３１：０）はアドレスバス信号で
あり、アドレスバッファ３０から出力される。

【０１１９】ただし、シングルチップマイクロコンピュ
ータのアドレス空間は１６Ｍバイトとし、上位８ビット
は利用されない。

【０１２０】バスコマンド信号（ＢＣＭＤ（３：０））
およびアドレスバス信号（ＩＡＢ（３１：０））は、バ
スアクノリッジ信号（ＥＳＭＡＣＫＮ）が活性状態（Ｌ
ｏｗレベル）のとき出力され、そのほかのとき、ハイイ
ンピーダンス状態とされる。

【０１２１】図４は、図３に示すデータトランスファコ
ントローラ（ＤＴＣ）の状態遷移を、図５、図６は、図
３に示すデータトランスファコントローラ（ＤＴＣ）の
状態別の動作を示す図である。

【０１２２】中央処理装置（ＣＰＵ）は、予め、ベクタ
番号（ｎ）に相当する起動要因の転送情報パラメータの
初期値を、ランダムアクセスメモリ（ＲＡＭ）上のアド
レス（ｍ＋ｎ）にライトし、また、パラメータベースレ
ジスタ（ＥＳＭＰＢＲ）にベースアドレス（ｍ）をライ
トする。

【０１２３】また、必要に応じて、アドレス拡張レジス
タレジスタ（ＥＳＭＡＸＲ０，１，２）に所望の値をラ
イトする。

【０１２４】その後、割込要因の許可ビットを”１”に
セットし、データトランスファコントローラ（ＤＴＣ）
の許可ビットを”１”にセットする。

【０１２５】データトランスファコントローラ（ＤＴ
Ｃ）は、リセット信号（ＲＳＴ）が活性状態（Ｈｉｇｈ
レベル）になると、どの状態にあっても、リセット状態
になり、リセット信号（ＲＳＴ）が非活性状態（Ｌｏｗ
レベル）になると、Ｓ０に遷移し、起動待ち状態にな
る。

【０１２６】起動要求信号（ＥＳＭＧＯＮ）が活性状態
（Ｌｏｗレベル）になると、Ｓ０からＳ１に遷移し、バ
ス権要求信号（ＥＳＭＲＥＱＮ）を活性状態（Ｌｏｗレ
ベル）にして、バスリクエストを行う。

【０１２７】バスアクノリッジ信号（ＥＳＭＡＣＫＮ）
が活性状態（Ｌｏｗレベル）になると、Ｓ１からＳ２に
遷移し、転送情報パラメータをロングワードで、ランダ
ムアクセスメモリ（ＲＡＭ）からリードする。

【０１２８】バスレディ信号（ＢＵＲＤＹ）が活性状態
（Ｈｉｇｈレベル）であると、Ｓ３の待機状態（アイド
ル状態）、あるいは、内部処理状態を経て、Ｓ４に遷移
し、転送元アドレスからデータのリードを、転送情報パ
ラメータに従って、バイトまたはワード単位で行う。

【０１２９】バスレディ信号（ＢＵＲＤＹ）が活性状態
（Ｈｉｇｈレベル）であると、Ｓ４からＳ５に遷移し、
転送先アドレスへのデータのライトを行う。

【０１３０】バスレディ信号（ＢＵＲＤＹ）が活性状態
（Ｈｉｇｈレベル）であり、バーストモードで、かつ、
内部状態フラグ（ＯＶＦ）が非活性状態のとき、Ｓ４に
戻ってデータ転送を継続する。

【０１３１】また、バスレディ信号（ＢＵＲＤＹ）が活
性状態（Ｈｉｇｈレベル）であり、ノーマルモードまた
は内部状態フラグ（ＯＶＦ）が活性状態のとき、Ｓ５か
らＳ６に遷移し、転送情報パラメータを元のアドレスに
ライトする。

【０１３２】バスレディ信号（ＢＵＲＤＹ）が活性状態
（Ｈｉｇｈレベル）であると、Ｓ７の待機状態（アイド
ル状態）を経て、Ｓ０の起動待ち状態に遷移する。

【０１３３】内部状態フラグ（ＯＶＦ）が非活性状態の
とき、起動要因クリア信号（ＩＲＱＣＬＲ）を活性状態
（Ｈｉｇｈレベル）にし、割込コントローラ（ＩＣＰ）
を介して、起動要因となった割込要因フラグを”０”に
クリアする。

【０１３４】内部状態フラグ（ＯＶＦ）が活性状態のと
き、Ｓ７で割込要求信号（ＥＳＭＥＮＤ）を活性状態
（Ｈｉｇｈレベル）にする。

【０１３５】割込コントローラ（ＩＣＰ）は、ＤＴＣ許
可ビットを”０”にクリアし、起動要因となった割込フ
ラグは保持する。

【０１３６】この後、中央処理装置（ＣＰＵ）に、デー
タトランスファコントローラ（ＤＴＣ）の起動要因とな
った割込要因が要求される。

【０１３７】ここで、内部状態フラグ（ＯＶＦ）は、所
定回数のデータ転送が終了した場合に活性状態になり、
所定回数のデータ転送が終了していない場合に非活性状
態になる。

【０１３８】なお、バスコマンド信号（ＢＣＭＤ（３：
０））は、Ｂ’０１１１がロングワードリード、Ｂ’０
０１１がロングワードライト、Ｂ’０１１０がワードリ
ード、Ｂ’００１０がワードライト、Ｂ’０１０１がバ
イトリード、Ｂ’０００１がバイトライトを示す。

【０１３９】図７は、本実施例におけるランダムアクセ
スメモリ（ＲＡＭ）の概略構成を示すブロック図であ
る。

【０１４０】ランダムアクセスメモリ（ＲＡＭ）は、例
えば、４Ｋバイトの容量とする。

【０１４１】ランダムアクセスメモリ（ＲＡＭ）は、メ
モリアレイ６０、メモリ入出力回路６１、および、アド
レスデコーダ・ラッチ回路６２を有する。

【０１４２】メモリアレイ６０は、４バイト（３２ビッ
ト）を単位として構成され、図７では、アドレスバス
（ＩＡＢ）の下位１２ビットのアドレスが付されてい
る。

【０１４３】アドレスデコーダ・ラッチ回路４２は、ア
ドレスバス（ＩＡＢ）のビット（１１：２）が入力さ
れ、これをシステムクロック信号（φ）に同期してラッ
チするとともに、デコードして、メモリアレイ６０の列
アドレスを選択する。

【０１４４】メモリ入出力回路６１は、バスコマンド信
号または制御信号（モジュールセレクト信号、リード信
号、ライト信号、サイズ信号）、および、アドレスバス
（ＩＡＢ）のビット（１：０）に基づいて、メモリアレ
イ６０とデータバス（ＩＤＢ）との間のデータの入出力
を行う。

【０１４５】メモリ入出力回路６１は、メモリアレイ６
０と内部データバス（ＩＤＢ）をインタフェースする。

【０１４６】内部データバス（ＩＤＢ）は、データトラ
ンスファコントローラ（ＤＴＣ）との間は３２ビット幅
（ＩＤＢ（３１：０））、中央処理装置（ＣＰＵ）その
他の機能ブロック（あるいはモジュール）との間は１６
ビット幅（ＩＤＢ（１６：０））で接続する。

【０１４７】この場合、データトランスファコントロー
ラ（ＤＴＣ）とランダムアクセスメモリ（ＲＡＭ）を物
理的に近くに配置すると、アドレスバス（ＩＤＢ（３
１：１６））の配線長を短くすることができ、半導体集
積回路の物理的規模の縮小に寄与することが可能であ
る。

【０１４８】ランダムアクセスメモリ（ＲＡＭ）は、４
の倍数番地から始まる３２ビットデータ（ロングワード
データ）を一括して、１ステートでリードでき、このと
き、データバス（ＩＤＢ（３１：０））を利用する。

【０１４９】同様に、偶数番地から始まる１６ビットデ
ータ（ワードデータ）を一括して、１ステートでリード
でき、このとき、データバス（ＩＤＢ（１５：０））を
利用する。

【０１５０】また、任意の８ビットデータ（バイトデー
タ）を１ステートでリードでき、このとき、データバス
（ＩＤＢ（１５：８））を使用する。

【０１５１】また、リード時には、指定されたアドレス
を含む、メモリアレイ６０の４の倍数番地から始まる１
ワードを一括して、データを読み出し、メモリ入出力回
路６１に入力する。

【０１５２】この内容が、サイズ・アドレスにしたがっ
て、内部データバス（ＩＡＢ）に出力される。

【０１５３】ライト時には、サイズ・アドレスにしたが
って内部データバス（ＩＡＢ）の内容を取り込み、書き
込むべき行アドレスに対して、データを与える。

【０１５４】図８は、本実施例におけるＤＴＣ許可レジ
スタの概略構成を示す図である。

【０１５５】ＤＴＣ許可レジスタは、ＤＴＥＲＡ，ＤＴ
ＥＲＢ，ＤＴＥＲＣ，ＤＴＥＲＤの４本あり、特に、制
限はされないものの、割込コントローラ（ＩＣＰ）に含
まれる。

【０１５６】割込要因が発生した場合に、中央処理装置
（ＣＰＵ）に割込を要求するか、データトランスファコ
ントローラ（ＤＴＣ）に起動を要求するかを選択し、割
込要因に対応して、１ビットが与えられる。

【０１５７】また、リセットによって、”０”にクリア
され、中央処理装置（ＣＰＵ）のライト動作によっ
て、”１”にセットされると、データトランスファコン
トローラ（ＤＴＣ）が許可される。

【０１５８】データトランスファコントローラ（ＤＴ
Ｃ）の出力する割込要求信号（ＥＳＮＥＮＤ）が活性状
態になると、対応するＤＴＣ許可ビットが”０”にクリ
アされる。

【０１５９】図９は、本実施例における割込コントロー
ラ（ＩＣＰ）の概略構成を示すブロック図である。

【０１６０】割込要因には、内部割込・外部割込の２種
類があり、それぞれ割込要因フラグ７１を有する。

【０１６１】内部割込の要因フラグは、タイマ（ＴＭ）
・シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）・Ａ／Ｄ変換器（Ａ／Ｄ）の入出力回路が所定の状
態になったとき、”１”にセットされる。

【０１６２】外部割込の要因フラグは、外部割込入力端
子が所定のレベルになったとき、または、所定の信号変
化が発生したとき、”１”にセットされる。

【０１６３】割込要因フラグ７１は、中央処理装置（Ｃ
ＰＵ）のライト動作によって、”０”にクリアされるほ
か、データトランスファコントローラ（ＤＴＣ）による
データ転送が終了したとき（起動要因クリア信号（ＩＲ
ＱＣＬＲ）が活性状態になったとき）”０”にクリアさ
れる。

【０１６４】割込要因フラグ７１の各ビット出力は、割
込許可回路７２に入力される。

【０１６５】割込許可回路７２には、さらに、割込許可
レジスタの内容、即ち、割込許可ビットが入力される。

【０１６６】割込許可レジスタは、中央処理装置（ＣＰ
Ｕ）からリード／ライト可能なレジスタで、対応する割
込を許可するか、禁止するかを選択する。

【０１６７】割込要因フラグ７１が”１”にセットさ
れ、割込許可ビットが”１”にセットされていると、割
込が要求される。

【０１６８】即ち、割込許可回路７２は、対応する割込
要因フラグ７１と割込許可ビットとを入力とした論理積
回路で構成される。

【０１６９】割込許可回路７２の出力は、割込／ＤＴＣ
判定回路７３に入力される。

【０１７０】また、割込／ＤＴＣ判定回路７３には、さ
らに、ＤＴＣ許可レジスタ（ＤＴＥＲＡ，Ｂ，Ｃ，Ｄ）
の内容が入力される。

【０１７１】前記の通り、ＤＴＣ許可レジスタ（ＤＴＥ
ＲＡ，Ｂ，Ｃ，Ｄ）は、割込が要求されたとき、データ
トランスファコントローラ（ＤＴＣ）を起動するか、中
央処理装置（ＣＰＵ）に割込を許可するかを選択する。

【０１７２】ＤＴＣ許可レジスタ（ＤＴＥＲＡ，Ｂ，
Ｃ，Ｄ）のＤＴＣ許可ビットが”１”にセットされてい
ると、データトランスファコントローラ（ＤＴＣ）の起
動が要求され、中央処理装置（ＣＰＵ）への割込は要求
されない。

【０１７３】ＤＴＣ許可レジスタ（ＤＴＥＲＡ，Ｂ，
Ｃ，Ｄ）のＤＴＣ許可ビットが”０”にクリアされてい
ると、中央処理装置（ＣＰＵ）への割込が要求され、デ
ータトランスファコントローラ（ＤＴＣ）の起動は要求
されない。

【０１７４】即ち、割込／ＤＴＣ判定回路７３は、対応
する割込信号とＤＴＣ許可レジスタ（ＤＴＥＲＡ，Ｂ，
Ｃ，Ｄ）のＤＴＣ許可ビットとの論理積回路、及び、割
込信号とＤＴＣ許可レジスタ（ＤＴＥＲＡ，Ｂ，Ｃ，
Ｄ）のＤＴＣ許可ビットの反転信号との論理積回路で構
成される。

【０１７５】前者の論理積回路の出力が、データトラン
スファコントローラ（ＤＴＣ）のＤＴＣ起動要求信号と
され、後者の論理積回路の出力が中央処理装置（ＣＰ
Ｕ）へのＣＰＵ割込要求信号となる。

【０１７６】割込／ＤＴＣ判定回路７３から、ＣＰＵ割
込要求信号とＤＴＣ起動要求信号が独立に、優先順位判
定回路７４に入力される。

【０１７７】また、優先順位判定回路７４には、さら
に、プライオリティレジスタ７５の出力が入力される。

【０１７８】プライオリティレジスタ７５は、割込要因
のグループ毎に、例えば、２レベルの優先順位を設定し
ており、ＣＰＵ割込要求信号、ＤＴＣ起動要求信号のそ
れぞれについて優先順位を判定する。

【０１７９】優先順位判定回路７４による判定の結果、
優先順位の最高のものが選択され、ベクタ番号が生成さ
れ、ＣＰＵ割込要求信号、ＤＴＣ起動要求信号（起動要
求信号（ＥＳＭＧＯＮ））のそれぞれの要求信号とベク
タ番号が出力される。

【０１８０】ＣＰＵ割込要求信号、ベクタ番号は、マス
クレベル判定回路７７に入力される。

【０１８１】マスクレベル判定回路７７には、さらに、
中央処理装置（ＣＰＵ）の割込マスクビット７６が入力
される。

【０１８２】要求された割込が、中央処理装置（ＣＰ
Ｕ）の割込マスクレベル以下であれば、保留される。

【０１８３】中央処理装置（ＣＰＵ）に対する割込要求
信号が活性状態になると、中央処理装置（ＣＰＵ）は実
行中の命令の終了時点で、割込例外処理を開始し、ベク
タ番号に対応するベクタアドレスから、分岐先アドレス
を取り出し、割込処理ルーチンへ分岐する。

【０１８４】かかる優先順位判定や割込マスクレベルに
ついては、例えば、前記文献Ｉに記載されているように
公知であるので、詳細な説明は省略する。

【０１８５】中央処理装置（ＣＰＵ）に対する優先順位
判定と、データトランスファコントローラ（ＤＴＣ）に
対する優先順位判定とを独立して行っているので、中央
処理装置（ＣＰＵ）に対する割込要求と、データトラン
スファコントローラ（ＤＴＣ）に対する起動要求を同時
に処理することができる。

【０１８６】この結果、一方または両方がバスを使用し
ない状態では、中央処理装置（ＣＰＵ）の割込処理ルー
チンの実行と、データトランスファコントローラ（ＤＴ
Ｃ）のデータ転送を独立に行うことができ、割込要因の
発生から、中央処理装置（ＣＰＵ）またはデータトラン
スファコントローラ（ＤＴＣ）による処理開始までの時
間を短縮することができる。

【０１８７】ＤＴＣ起動要求信号（起動要求信号（ＥＳ
ＭＧＯＮ））は、データトランスファコントローラ（Ｄ
ＴＣ）に入力される。

【０１８８】データトランスファコントローラ（ＤＴ
Ｃ）が動作を開始すると、バスアクノリッジ信号（ＥＳ
ＭＡＣＫＮ）が活性状態になり、ＤＴＣベクタ番号がラ
ッチ回路７８を経て出力されるとともに、デコーダ回路
７９に入力される。

【０１８９】デコーダ回路７９は、ベクタ番号、起動要
因クリア信号（ＩＲＱＬＲ）、割込要求信号（ＥＳＭＥ
ＮＤ）を入力して、対応する割込要因フラグまたはＤＴ
Ｃ許可ビットに対する要因クリア信号を活性状態にし
て、要因フラグまたはＤＴＣ許可ビットのいずれかがク
リアされる。

【０１９０】特に制限されないものの、割込要因フラグ
７１、割込許可レジスタ、割込許可回路７２は、各入出
力回路に内蔵されているが、割込コントローラ（ＩＣ
Ｐ）に内蔵するようにしてもよい。

【０１９１】図１０は、本実施例におけるデータトラン
スファコントローラ（ＤＴＣ）の動作タイミングの一例
を示す図である。

【０１９２】図１０では、ランダムアクセスメモリ（Ｒ
ＡＭ）から入出力回路へのノーマルモードのデータ転送
を行う例を示す。

【０１９３】中央処理装置（ＣＰＵ）およびデータトラ
ンスファコントローラ（ＤＴＣ）から、リードオンリメ
モリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡ
Ｍ）に対するリードは、１ステートで行われる。

【０１９４】システムクロック信号（φ）の反転クロッ
ク信号（φ♯）に同期して、アドレスバス（ＩＡＢ）に
アドレスが１ステート出力され、特に、制限されないも
のの、リードオンリメモリ（ＲＯＭ）およびランダムア
クセスメモリ（ＲＡＭ）の中でシステムクロック信号
（φ）に同期してラッチされる。

【０１９５】これに対応するリードデータは、反転クロ
ック信号（φ♯）に同期して出力され、システムクロッ
ク信号（φ）が活性状態の期間に中央処理装置（ＣＰ
Ｕ）またはデータトランスファコントローラ（ＤＴＣ）
に取り込まれる。

【０１９６】一方、入出力回路に対するリード／ライト
は３ステートで行われる。

【０１９７】反転クロック信号（φ♯）に同期したアド
レスバス（ＩＡＢ）のアドレスは、バスコントローラ
（ＢＳＣ）でシステムクロック信号（φ）に同期化さ
れ、アドレスバス（ＰＡＢ）に出力される。

【０１９８】Ｔ１では、割込コントローラ（ＩＣＰ）
が、起動要求信号（ＥＳＭＧＯＮ）を活性状態にして、
ベクタ番号（ＶＥＣ（５：０）Ｎ）を出力する。

【０１９９】Ｔ２では、データトランスファコントロー
ラ（ＤＴＣ）が起動し、データトランスファコントロー
ラ（ＤＴＣ）の内部状態はＳ１に遷移し、バス権要求信
号（ＥＳＭＲＥＱＮ）を活性状態にする。

【０２００】Ｔ３では、バスコントローラ（ＢＳＣ）の
調停結果、バスアクノリッジ信号（ＥＳＭＡＣＫＮ）が
活性状態になる。

【０２０１】Ｔ４では、データトランスファコントロー
ラ（ＤＴＣ）はＳ２に遷移し、バスコマンド信号（ＢＣ
ＭＤ（３：０））とアドレスバス（ＩＡＢ）にアドレス
バス信号（ＩＡＢ（３１：０））を出力する。

【０２０２】バスコマンド信号（ＢＣＭＤ（３：０））
の内容は、ロングワードリードである。

【０２０３】アドレスバス信号（ＩＡＢ（３１：０））
の内容は、ベクタ番号（ＶＥＣ（５：０）Ｎ）とパラメ
ータベースレジスタ（ＥＳＭＰＢＲ）の内容を組み合わ
せて生成する。

【０２０４】Ｔ５で、データトランスファコントローラ
（ＤＴＣ）はＳ３に遷移し、データバス（ＩＤＢ）上の
転送情報パラメータを、転送情報パラメータレジスタ
（ＰＡＲＭ）にラッチする。

【０２０５】Ｔ６で、データトランスファコントローラ
（ＤＴＣ）はＳ４に遷移し、バスコマンド信号（ＢＣＭ
Ｄ（３：０））とアドレスバス（ＩＡＢ）にアドレスバ
ス信号（ＩＡＢ（３１：０））を出力する。

【０２０６】アドレスバス信号（ＩＡＢ（３１：０））
の内容は、転送情報パラメータレジスタ（ＰＡＲＭ）の
２７〜１６番目ビットを下位１２ビットとし、上位ビッ
トを拡張レジスタ（ＥＳＭＡＸＲ０〜２）または上位ビ
ットを全て”１”として生成する。

【０２０７】バスコマンドの信号（ＢＣＭＤ（３：
０））の内容は、転送情報パラメータレジスタ（ＰＡＲ
Ｍ）の１５番目のビットにしたがって、バイトリードま
たはワードリードである。

【０２０８】Ｔ７で、データトランスファコントローラ
（ＤＴＣ）はＳ５に遷移し、リードしたデータをラッチ
回路（ＬＡＴＣＨ）にラッチする。

【０２０９】また、バスコマンド信号（ＢＣＭＤ（３：
０））とアドレスバス（ＩＡＢ）にアドレスバス信号
（ＩＡＢ（３１：０））を出力する。

【０２１０】アドレスバス信号（ＩＡＢ（３１：０））
の内容は、転送情報パラメータレジスタ（ＰＡＲＭ）の
１１〜０番目のビットを下位１２ビットとし、上位ビッ
トを拡張レジスタ（ＥＳＭＡＸＲ０〜２）または上位ビ
ットを全て”１”として生成する。

【０２１１】また、バスコマンド信号（ＢＣＭＤ（３：
０））の内容は、転送情報パラメータレジスタ（ＰＡＲ
Ｍ）の１５番目のビットにしたがって、バイトリードま
たはワードリードである。

【０２１２】Ｔ８では、データトランスファコントロー
ラ（ＤＴＣ）はＳ６に遷移する。

【０２１３】前記転送先アドレスが、入出力回路の内部
Ｉ／Ｏレジスタに相当するために、バスレディ信号（Ｂ
ＵＳＲＤＹ）が非活性状態になって、データトランスフ
ァコントローラ（ＤＴＣ）は待機状態になり、バス権要
求信号（ＥＳＭＲＥＱＮ）を非活性状態にする。

【０２１４】また、ラッチ回路（ＬＡＴＣＨ）の内容を
データバス（ＩＤＢ）に出力する。

【０２１５】アドレスバス（ＩＡＢ）およびデータバス
（ＩＤＢ）の内容が、バスコントローラ（ＢＳＣ）を介
して、アドレスバス（ＰＡＢ）およびデータバス（ＰＤ
Ｂ）に出力される。

【０２１６】また、バスコマンド信号（ＢＣＭＤ（３：
０））とアドレスバス（ＩＡＢ）にアドレスバス信号
（ＩＡＢ（３１：０））を出力する。

【０２１７】バスコマンド信号（ＢＣＭＤ（３：０））
の内容は、ロングワードライトである。

【０２１８】アドレスバス信号（ＩＡＢ（３１：０））
の内容は、Ｔ４と同様に、ベクタ番号（ＶＥＣ（５：
０）Ｎ）と転送情報パラメータレジスタ（ＥＳＭＰＢ
Ｒ）の内容を組み合わせて生成する。

【０２１９】Ｔ９でも、バスレディ信号（ＢＵＳＲＤ
Ｙ）が、非活性状態になって、データトランスファコン
トローラ（ＤＴＣ）は待機状態になる。

【０２２０】Ｔ１０では、バスレディ信号（ＢＵＳＲＤ
Ｙ）が、非活性状態になり、バスアクノリッジ信号（Ｅ
ＳＭＡＣＫＮ）非活性状態になって、次のバスサイクル
で、データトランスファコントローラ（ＤＴＣ）のバス
サイクルは終了する。

【０２２１】転送情報パラメータレジスタ（ＰＡＲＭ）
の内容を、データバス（ＩＤＢ）に出力する。

【０２２２】Ｔ１１で、データトランスファコントロー
ラ（ＤＴＣ）はＳ７に遷移し、データバス（ＩＤＢ）上
の転送情報パラメータをランダムアクセスメモリ（ＲＡ
Ｍ）に書き込む。

【０２２３】内部フラグ（ＯＶＦ）にしたがって、起動
要因クリア信号（ＩＲＱＣＬＲ）または割込要求信号
（ＥＳＭＥＮＤ）信号が活性状態になる。

【０２２４】Ｔ１２で、起動要求信号（ＥＳＭＧＯＮ）
が非活性状態になり、Ｓ０に遷移し、データトランスフ
ァコントローラ（ＤＴＣ）の動作を終了する。

【０２２５】内部バス（ＩＡＢ，ＩＤＢ，ＰＡＢ，ＰＤ
Ｂ）は、使用しない場合、前の状態を保持するようにす
ると、半導体集積回路をＣＭＯＳ回路で構成する場合、
充放電電流の発生を抑止して、低消費電力化に寄与する
ことができる。

【０２２６】図１２は、本実施例における転送情報パラ
メータのビット構成の他の例を示す図である。

【０２２７】専用レジスタであるパラメータベースレジ
スタ（ＥＳＭＰＢＲ）およびアドレス拡張レジスタ（Ｅ
ＳＭＡＸＲ０，１，２）は削除されている。

【０２２８】データトランスファコントローラ（ＤＴ
Ｃ）の転送情報パラメータは、前記と同様に３２ビット
構成とされる。

【０２２９】アドレスパラメータは、転送元・転送先ア
ドレスの区別でなく、２０ビットのメモリアドレス・９
ビットの入出力回路のＩ／Ｏアドレスとされる。

【０２３０】専用レジスタは削除され、転送情報パラメ
ータはベクタで固定的に指定される。

【０２３１】また、メモリアドレス・入出力回路のＩ／
Ｏアドレスの上位ビットは全ビット”１”とされる。

【０２３２】制御ビットは３ビットであり、３１番目の
ビットはメモリアドレス・入出力回路のＩ／Ｏアドレス
のいずれを転送元・転送先とするかを指定する。

【０２３３】また、３０番目のビットは、メモリアドレ
スのインクリメントを指定し、”０”のときメモリアド
レスはデクリメント、”１”のときメモリアドレスはデ
ータ転送後インクリメントされる。

【０２３４】終了判定は、インクリメント指定時７ビッ
トのキャリ、デクリメント指定時ビット７のボローとさ
れる。

【０２３５】また、２９番目のビットは、転送データの
サイズを指定し、”０”のときバイトサイズ、”１”の
ときワードサイズとされる。

【０２３６】入出力回路のＩ／Ｏアドレスは、固定とさ
れているが、割込要因によるデータ転送として、実用
上、大きな問題はない。

【０２３７】例えば、シリアルコミュニケーションイン
タフェース（ＳＣＩ）の受信完了割込にあっては、転送
先は常に受信データレジスタに固定であり、また、タイ
マ（ＴＭ）のコンペアマッチによってパルス出力を行う
場合は、転送先はパルス出力回路（ＰＯＣ）の出力デー
タレジスタに固定である。

【０２３８】転送情報パラメータは３２ビット長として
あるので、ランダムアクセスメモリ（ＲＡＭ）上に配置
できるので問題はない。

【０２３９】メモリアドレスは１Ｍバイトのアドレス、
入出力回路のＩ／Ｏアドレスは５１２バイトのアドレス
を指定できる。

【０２４０】入出力回路のＩ／Ｏアドレスの５１２バイ
トによって、内蔵周辺機能ブロック（あるいはモジュー
ル）の内部Ｉ／Ｏレジスタのほとんどを指定でき、か
つ、外部アドレスの一部を指定可能である。

【０２４１】例えば、前記文献Ｉにあっては、内部Ｉ／
Ｏレジスタは、２５６バイト以下である。（前記文献Ｉ
Ｐ．６２９〜６３６参照。） また、内部Ｉ／Ｏレジスタの内で、データ転送の対象と
なり難い、内蔵周辺機能ブロック（あるいはモジュー
ル）の制御レジスタ、あるいは、データレジスタなどを
入出力回路のＩ／Ｏアドレスの範囲外にすることも可能
である。

【０２４２】メモリアドレスの１Ｍバイトによって、割
込によるデータ転送の対象となるデータ領域としては、
充分である。

【０２４３】例えば、前記文献Ｉにあっては、割込要因
は４３要因存在し、これらを全て均等に使用しても２０
Ｋバイト以上のアドレスを使用することが可能である。
（前記文献Ｉ Ｐ．９１〜１１９参照。） 本実施例では、１回の設定で転送可能な回数は２５６バ
イトである。

【０２４４】また、オーバフロー割込などのように、デ
ータ転送を必要としない割込要因もあるので、問題はな
い。

【０２４５】前記のように、小規模なデータ転送を行う
場合には、充分なアドレスを指定できる。

【０２４６】少なくとも、所謂シングルチップモードを
用い、内蔵機能ブロック（リードオンリメモリ（ＲＯ
Ｍ）、ランダムアクセスメモリ（ＲＡＭ）および内蔵周
辺モジュール）のみを用いる場合には充分である。

【０２４７】また、専用レジスタを削除したので、論理
的・物理的規模をさらに縮小できる。

【０２４８】転送情報パラメータがランダムアクセスメ
モリ（ＲＡＭ）に配置されるように、例えば、パラメー
タベースレジスタ（ＥＳＭＰＢＲ）は、Ｈ’ＦＦＦＣ０
０とされ、転送情報パラメータはアドレスＨ’ＦＦＦＣ
００以降に配置する。

【０２４９】メモリアドレスの上位は、１９番目のビッ
トと同じ値（符号拡張）としてもよい。

【０２５０】メモリアドレスは、下位側に配置するのが
望ましい。

【０２５１】例えば、パルス出力回路（ＰＯＣ）から繰
り返しデータを出力して、これによって、ステッピング
モータを駆動するような場合において、動作途中で停止
し、逆回転を行うような場合、転送情報パラメータをリ
ードし、メモリアドレスを判定して、メモリアドレスを
再設定し、３０番目のビットを再設定し、データトラン
スファコントローラ（ＤＴＣ）を許可すればよい。

【０２５２】この場合、判定・再設定対象になるメモリ
アドレスが下位側に配置されていれば、中央処理装置
（ＣＰＵ）での処理が単純にできる。

【０２５３】転送情報パラメータをリードして、下位８
ビットのみ処理すればよいためである。

【０２５４】これは、一般的な中央処理装置（ＣＰＵ）
のデータ構成に一致している。

【０２５５】または、バイトの境界などに合うように配
置するとよい。

【０２５６】一方、入出力回路のＩ／Ｏアドレスは固定
値であり、再設定の必要がないため、バイトの境界など
に合うように配置しなくてもよい。

【０２５７】図１２は、本実施例におけるアドレスマッ
プを示す図である。

【０２５８】中央処理装置（ＣＰＵ）の割込ベクタ領域
は内蔵されたリードオンリメモリ（ＲＯＭ）に、データ
トランスファコントローラ（ＤＴＣ）の転送情報パラメ
ータはランダムアクセスメモリ（ＲＡＭ）に配置する。

【０２５９】中央処理装置（ＣＰＵ）のアドレス空間
は、１６Ｍバイトである。

【０２６０】この内、Ｈ’００００００番地付近に、リ
ードオンリメモリ（ＲＯＭ）、Ｈ’ＦＦＦＦＦＦ番地付
近に、内部Ｉ／Ｏレジスタ、ランダムアクセスメモリ
（ＲＡＭ）が配置されている。

【０２６１】なお、内部Ｉ／Ｏレジスタが２５６バイト
未満であれば外部メモリとするとよい。

【０２６２】Ｉ／Ｏアドレスは、Ｈ’ＦＦＦＥ００〜
Ｈ’ＦＦＦＦＦＦの５１２バイトされ、内部レジスタＩ
／Ｏの全部とランダムアクセスメモリ（ＲＡＭ）の一部
を指定できる。

【０２６３】メモリアドレスは、Ｈ’Ｆ０００００〜
Ｈ’ＦＦＦＦＦＦの１Ｍバイトとされ、内部Ｉ／Ｏレジ
スタとランダムアクセスメモリ（ＲＡＭ）の全部と外部
メモリが指定できる。

【０２６４】図１３は、本実施例における転送情報パラ
メータの他の例を示す図である。

【０２６５】図１１の転送情報パラメータに対して、メ
モリアドレスを１９ビットとし、ビット２８で、中央処
理装置ＣＰＵの割込制御を行うようにしている。

【０２６６】２８番目のビットが”０”のときに、前記
同様に、内部フラグ（ＯＶＦ）が”０”のとき、起動要
因クリア信号（ＩＲＱＣＬＲ）を活性状態にし、内部フ
ラグ（ＯＶＦ）が”１”のとき、割込要求信号（ＥＳＭ
ＥＮＤ）信号を活性状態にする。

【０２６７】また、２８番目のビットが”１”のとき
に、内部フラグ（ＯＶＦ）に拘らず、割込要求信号（Ｅ
ＳＭＥＮＤ）信号を活性状態にし、起動要因クリア信号
（ＩＲＱＣＬＲ）を非活性状態にする。

【０２６８】このため、データトランスファコントロー
ラ（ＤＴＣ）の１回のデータ転送終了時点で、当該割込
のＤＴＣ許可レジスタ（ＤＴＥＲ）のビットが”０”に
クリアされて、データトランスファコントローラ（ＤＴ
Ｃ）の起動は禁止され、中央処理装置（ＣＰＵ）の割込
が許可される。

【０２６９】起動要因クリア信号（ＩＲＱＣＬＲ）が非
活性状態なので、要因フラグは保持されるため、中央処
理装置（ＣＰＵ）に割込が要求される。

【０２７０】そして、中央処理装置（ＣＰＵ）が、割込
処理ルーチンで任意の処理を行うことが可能である。

【０２７１】単純なデータ転送はデータトランスファコ
ントローラ（ＤＴＣ）が行って、中央処理装置（ＣＰ
Ｕ）の負荷を軽減できる。

【０２７２】また、起動要因が発生してから、データ転
送までの時間を短縮できる。

【０２７３】また、中央処理装置（ＣＰＵ）の割込処理
によって、単純なデータ転送の他の種々の処理に柔軟に
対処できる。

【０２７４】引続き、データトランスファコントローラ
（ＤＴＣ）の動作を許可する場合には、割込処理ルーチ
ンで、中央処理装置（ＣＰＵ）がＤＴＣ許可レジスタ
（ＤＴＥＲ）のビットを”１”にセットすればよい。

【０２７５】以上の実施例によれば、以下の作用効果を
得るものである。

【０２７６】（１）データトランスファコントローラ
（ＤＴＣ）の、転送情報パラメータをランダムアクセス
メモリ（ＲＡＭ）上に配置し、データトランスファコン
トローラ（ＤＴＣ）起動時にランダムアクセスメモリ
（ＲＡＭ）からデータトランスファコントローラ（ＤＴ
Ｃ）に格納して、データ転送を行い、データ転送終了後
に転送情報パラメータをランダムアクセスメモリ（ＲＡ
Ｍ）上に退避することにより、データトランスファコン
トローラ（ＤＴＣ）の物理的・論理的規模の増加を防ぐ
ことができ、また、多数の起動要求または転送要求に対
応できる。

【０２７７】かつ、転送情報パラメータをランダムアク
セスメモリ（ＲＡＭ）の１記憶単位（３２ビット）とす
ることにより、データトランスファコントローラ（ＤＴ
Ｃ）が内部バスを使用する頻度を少なくし、中央処理装
置（ＣＰＵ）をストールする頻度を少なくするようにし
たので、シングルチップマイクロコンピュータ（または
半導体集積回路）の処理速度を向上させることが可能と
なる。

【０２７８】また、転送情報パラメータを直接リードす
ることにより、より高速化を図ることが可能となる。

【０２７９】（２）転送情報パラメータを３２ビットと
して、使用するランダムアクセスメモリ（ＲＡＭ）の容
量を小さくすることができ、比較的小さいシステムで構
成されるシングルチップマイクロコンピュータ（または
半導体集積回路）であっても、対応することが可能とな
る。

【０２８０】（３）データトランスファコントローラ
（ＤＴＣ）と、ランダムアクセスメモリ（ＲＡＭ）とを
３２ビットバスで接続し、転送情報パラメータを３２ビ
ット単位でリード／ライト可能にしたことにより、デー
タトランスファコントローラ（ＤＴＣ）の動作を高速化
し、シングルチップマイクロコンピュータおよびシング
ルチップマイクロコンピュータを用いたシステムの高速
化を実現することが可能となる。

【０２８１】（４）データトランスファコントローラ
（ＤＴＣ）−ランダムアクセスメモリ（ＲＡＭ）間を、
中央処理装置（ＣＰＵ）−ランダムアクセスメモリ（Ｒ
ＡＭ）間より大きなビット数のバスで結合することによ
って、配線領域の増加を最小限にすることが可能とな
る。

【０２８２】この場合に、データトランスファコントロ
ーラ（ＤＴＣ）とランダムアクセスメモリ（ＲＡＭ）と
を物理的に近く配置すると、さらに配線領域を削減する
ことが可能となる。

【０２８３】また、データバス（ＩＤＢ）に接続される
機能ブロック（あるいはモジュール）のうち、データト
ランスファコントローラＤＴＣとランダムアクセスメモ
リＲＡＭが両端にならないようにすると、配線領域を削
減することができ、半導体集積回路の物理的規模を削減
でき、ひいては、製造費用を削減することが可能とな
る。

【０２８４】（５）起動要因毎に異なる、ランダムアク
セスメモリ（ＲＡＭ）上に格納された転送情報パラメー
タのアドレス情報と、データトランスファコントローラ
（ＤＴＣ）の転送拡張アドレスレジスタ（ＥＳＭＡＸＲ
０，ＥＳＭＡＸＲ１，ＥＳＭＡＸＲ２）に格納されたア
ドレス情報とを組み合わせて使用することにより、利用
可能なアドレス範囲を広げることが可能となる。

【０２８５】（６）指定するアドレスのビット数を非対
称にし、ビット数の多いメモリアドレスとビット数の少
ないＩ／Ｏアドレスとのいずれを転送元とし、他方を転
送先とするかを選択するビットを設けることにより、利
用可能なアドレス範囲を広げることが可能となる。

【０２８６】（７）（６）において、データトランスフ
ァコントローラ（ＤＴＣ）の転送拡張アドレスレジスタ
（ＥＳＭＡＸＲ０，１，２）を削除し、動作を制御する
ビットを少なくして、アドレスのビット数を多くして、
指定可能なアドレス範囲を広げることが可能となり、デ
ータトランスファコントローラ（ＤＴＣ）の論理的・物
理的規模を小さくすることが可能となる。

【０２８７】（８）メモリアドレスを下位側に配置した
り、バイト単位の境界に合うように設定することによ
り、動作途中のアドレスの判定や再設定を容易に行うこ
とが可能となる。

【０２８８】（９）データトランスファコントローラ
（ＤＴＣ）のデータ転送終了後に、中央処理装置（ＣＰ
Ｕ）の割込を要求するか、しないかを設定するビットを
設け、データトランスファコントローラ（ＤＴＣ）のデ
ータ転送終了後に、中央処理装置（ＣＰＵ）が割込ルー
チンを実行することにより、中央処理装置（ＣＰＵ）の
負荷を軽減することができ、起動要因の発生からデータ
転送までの時間を短縮しつつ、データ転送以外の種々の
処理に柔軟に対応することが可能となる。

【０２８９】（１０）割込コントローラ（ＩＣＰ）が、
中央処理装置（ＣＰＵ）への割込要求の制御とデータト
ランスファコントローラ（ＤＴＣ）への起動要求への制
御を独立・並行して処理することにより、データトラン
スファコントローラ（ＤＴＣ）のデータ転送と、中央処
理装置（ＣＰＵ）のそのほかの割込処理ルーチンの実行
とを、一方または両方がバスを使用しない状態で並行し
て行わせることができ、処理性能を向上させることが可
能となる。

【０２９０】なお、アドレス空間は１６Ｍバイトに限定
されず、中央処理装置（ＣＰＵ）が大きな外部メモリを
使用しない場合には、アドレス空間を１Ｍバイトとした
り、６４Ｋバイトとしたりすることも可能である。

【０２９１】この場合に、全アドレス空間に対する本発
明で指定可能なアドレス範囲が大きくなり、好適であ
る。

【０２９２】即ち、シングルチップマイクロコンピュー
タのような比較的小規模なデータ処理装置に好適であ
る。

【０２９３】また、専用レジスタ（パラメータベースレ
ジスタ（ＥＳＭＰＢＲ）、アドレス拡張レジスタ（ＥＳ
ＭＡＸＲ０，１，２））の使用されない上位ビットは削
除することが可能であり、削除することにより、物理的
な規模を縮小することが可能である。

【０２９４】また、専用レジスタ（パラメータベースレ
ジスタ（ＥＳＭＰＢＲ）、アドレス拡張レジスタ（ＥＳ
ＭＡＸＲ０，１，２））の本数も任意とすることができ
る。

【０２９５】パラメータベースレジスタ（ＥＳＭＰＢ
Ｒ）と、アドレス拡張レジスタ（ＥＳＭＡＸＲ０，１，
２）のいずれか一方のみを内蔵するもであってもよい。

【０２９６】データトランスファコントローラ（ＤＴ
Ｃ）とランダムアクセスメモリ（ＲＡＭ）間のデータバ
ス幅、あるいは、ランダムアクセスメモリ（ＲＡＭ）の
記録単位は３２ビットに限定されず、これらを、例え
ば、６４ビットなどとし、これを１ステートでリード／
ライト可能にすれば、本発明の効果を享受しつつ、利用
可能なアドレス範囲を広げたり、より高機能な転送モー
ドを行ったりすることが可能である。

【０２９７】また、中央処理装置（ＣＰＵ）、データト
ランスファコントローラ（ＤＴＣ）、リードオンリメモ
リ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）を全
て３２ビットのデータバス（ＩＤＢ）で接続するように
してもよい。

【０２９８】また、データ転送のサイズはバイト／ワー
ドに限定されず、ランダムアクセスメモリ（ＲＡＭ）の
記憶単位がロングワードであるのに対応して、ワード／
ロングワードのデータ転送を可能にすることも可能であ
る。

【０２９９】また、その他の制御ビットについても種々
の変更が可能であり、例えば、アドレス拡張レジスタ
（ＥＳＭＡＸＲ０，１，２）に、アドレスのインクリメ
ント／固定などの指定ビットを含めてもよい。

【０３００】また、オーバフローの検出も８ビットに限
定されず、そのほかのビット数とすることも可能であ
り、さらに、転送情報パラメータ、あるいは、専用レジ
スタで指定することも可能である。

【０３０１】また、データトランスファコントローラ
（ＤＴＣ）、割込コントローラ（ＩＣＰ）の具体的な回
路構成についても限定されず、種々変更可能であり、デ
ータトランスファコントローラ（ＤＴＣ）を、中央処理
装置（ＣＰＵ）などのハードウェアの一部を共用するこ
とも可能である。

【０３０２】但し、この場合に、互いの動作が、相互に
制約されないようにする必要がある。

【０３０３】また、以上説明では、主として本発明者に
よってなされた発明を、その背景となった利用分野であ
るシングルチップマイクロコンピュータに適用した場合
について説明したが、これに限定されるものではなく、
その他の半導体集積回路装置、例えば、デジタルシグナ
ルプロッセサ（ＤＳＰ）を中心にした半導体集積回路に
も適用可能であり、本発明は少なくともデータ処理装置
と、データ転送装置と、ランダムアクセスメモリＲＡＭ
を内蔵した半導体集積回路装置乃至情報処理装置に適用
可能である。

【０３０４】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。

【０３０５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０３０６】（１）データ転送装置がデータ転送を行う
際の、データ転送情報を第１の記憶手段（ＲＡＭ）上に
配置し、データ転送装置が第１の記憶手段からデータ転
送情報を１回でリード／ライトすることを可能としたの
で、データ転送装置がデータ転送情報をリード／ライト
する時間を短縮でき、また、データ転送装置の物理的・
論理的規模の増加を防ぐことができ、これにより、情報
処理装置の製造費用を削減、あるいは、適正な規模また
は製造費用で、転送チャネル数を増加させることが可能
となり、多数の起動要求または転送要求に対応できる。

【０３０７】（２）データ転送情報を第１の記憶手段の
１記憶単位とするようにしたので、データ転送装置が内
部バスを使用する頻度を少なくし、中央処理装置をスト
ールする頻度を少なくすることが可能となり、情報処理
の処理速度を向上することが可能となる。

【０３０８】（３）データ転送装置と第１の記憶手段と
の間を、中央処理装置と第１の記憶手段との間より大き
なビット数のバスで結合するようにしたので、配線領域
の増加を最小限にすることが可能となる。

【０３０９】（４）データ転送情報のアドレス情報と、
データ転送装置のレジスタ手段に格納されたアドレス情
報とを組み合わせて使用することにより、利用可能なア
ドレス範囲を広げることが可能となる。

【０３１０】（５）データ転送情報のアドレス情報のビ
ット数を非対称にすることにより、利用可能なアドレス
範囲を広げることが可能となる。

【０３１１】（６）データ転送情報のアドレス情報のビ
ット数が大きいアドレス情報を、データ転送情報の下位
側に配置することにより、動作途中のアドレスの判定や
再設定が容易になる。

【０３１２】（７）データ転送情報に、データ転送終了
後に、中央処理装置への割込を要求するか、しないかを
設定するビットを設け、データ転送装置がデータ転送終
了後に、中央処理装置が割込ルーチンを実行するように
したので、中央処理装置の負荷を軽減することができ、
起動要因の発生からデータ転送までの時間を短縮しつ
つ、データ転送以外の種々の処理に柔軟に対応すること
が可能となる。

【０３１３】（８）本発明によれば、システム構成上の
自由度が向上し、使い勝手を向上させることが可能とな
る。

【０３１４】（９）中央処理装置と、データ転送装置と
が、同時に動作することにより、情報処理装置の処理速
度を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシングルチップマイク
ロコンピュータの概略構成を示すブロック図である。

【図２】本実施例における、データトランスファコント
ローラ（ＤＴＣ）のレジスタ構成および転送情報パラメ
ータのビット構成の一例を示す図である。

【図３】本実施例における、データトランスファコント
ローラ（ＤＴＣ）の概略構成を示すブロック図である。

【図４】図３に示すデータトランスファコントローラ
（ＤＴＣ）の状態遷移を示す図である。

【図５】図３に示すデータトランスファコントローラ
（ＤＴＣ）の状態別の動作を示す図である。

【図６】図３に示すデータトランスファコントローラ
（ＤＴＣ）の状態別の動作を示す図である。

【図７】本実施例におけるランダムアクセスメモリ（Ｒ
ＡＭ）の概略構成を示すブロック図である。

【図８】本実施例におけるＤＴＣ許可レジスタの概略構
成を示す図である。

【図９】本実施例における割込コントローラ（ＩＣＰ）
の概略構成を示すブロック図である。

【図１０】本実施例におけるデータトランスファコント
ローラ（ＤＴＣ）の動作タイミングの一例を示す図であ
る。

【図１１】本実施例における転送情報パラメータのビッ
ト構成の他の例を示す図である。

【図１２】本実施例におけるアドレスマップを示す図で
ある。

【図１３】本実施例における転送情報パラメータのビッ
ト構成の他の例を示す図である。

【符号の説明】

ＣＰＵ…中央処理装置、ＤＴＣ…データトランスファコ
ントローラ、ＳＹＳＣ…システムコントローラ、ＲＯＭ
…リードオンリメモリ、ＲＡＭ…ランダムアクセスメモ
リ、ＴＭ…タイマ、ＰＯＣ…パルス出力回路、ＳＣＩ…
シリアルコミュニケーションインタフェース、Ａ／Ｄ…
Ａ／Ｄ変換器、ＩＯＰ１〜１１…入出力ポート、ＩＣＰ
…割込コントローラ、ＢＳＣ…バスコントローラ、ＣＰ
Ｇ…クロック発振器、ＩＡＢ，ＰＡＢ…アドレスバス、
ＩＤＢ，ＰＤＢ…データバス、ＰＡＲＭ…転送情報パラ
メータレジスタ、ＥＳＭＰＢＲ…パラメータベースレジ
スタ、ＥＳＭＡＸＲ０，１，２…アドレス拡張レジス
タ、ＬＡＴＣＨ…ラッチ回路、ＤＴＥＲＡ，Ｂ，Ｃ，Ｄ
…ＤＴＣ許可レジスタ、３１…演算器、３０…アドレス
バッファ、３２…制御回路、６０…メモリアレイ、６１
…メモリ入出力回路、６２…アドレスデコーダ・ラッチ
回路、７１…割込要因フラグ、７２…割込許可回路、７
３…割込／ＤＴＣ判定回路、７４…優先順位判定回路、
７５…ライオリティレジスタ、７６…割込マスクビッ
ト、７７…マスクレベル判定回路、７８…ラッチ回路、
７９…デコーダ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚元 卓 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 少なくとも、中央処理装置と、データ転
   送を行うデータ転送装置と、前記データ転送装置がデー
   タ転送を行う際のデータ転送情報が記憶される第１の記
   憶手段と、前記各装置および手段を接続する内部バスと
   を具備する情報処理装置であって、前記第１の記憶手段
   に記憶されるデータ転送情報が、少なくともデータ転送
   先アドレス情報と、データ転送元アドレス情報とを含
   む、前記第１の記録手段の１記憶単位で構成され、か
   つ、前記データ転送装置が前記第１の記憶手段から前記
   データ転送情報を１回でリードまたはライトする手段を
   具備することを特徴とする情報処理装置。
2. 【請求項２】 請求項１に記載された情報処理装置にお
   いて、割込信号を出力する入出力回路と、前記入出力回
   路からの割込信号が入力され、前記中央処理装置に対す
   る割込要求信号と、データ転送装置に対する起動要求信
   号とを選択的に出力する割込制御手段とを、さらに具備
   することを特徴とする情報処理装置。
3. 【請求項３】 請求項１または請求項２に記載された情
   報処理装置において、前記データ転送情報を構成するデ
   ータ転送先アドレス情報、あるいは、データ転送元アド
   レス情報の演算結果に基づいて、前記データ転送装置が
   行うデータ転送の回数を判定する手段を、さらに具備す
   ることを特徴とする情報処理装置。
4. 【請求項４】 請求項１ないし請求項３のいずれか１項
   に記載された情報処理装置において、前記データ転送情
   報を構成するデータ転送先アドレス情報、あるいは、デ
   ータ転送元アドレス情報が、データ転送装置がデータ転
   送を行う際の、データ転送先アドレス、あるいは、デー
   タ転送元アドレスの一部であることを特徴とする情報処
   理装置。
5. 【請求項５】 請求項１ないし請求項４のいずれか１項
   に記載された情報処理装置において、前記データ転送装
   置が、少なくとも１個のレジスタ手段を有し、前記デー
   タ転送情報を構成するデータ転送先アドレス情報、ある
   いは、データ転送元アドレス情報と前記レジスタ手段と
   の内容に基づいて、前記データ転送装置がデータ転送を
   行う際の、データ転送先アドレス、あるいは、データ転
   送元アドレスを生成する手段を、さらに具備することを
   特徴とする情報処理装置。
6. 【請求項６】 請求項５に記載された情報処理装置にお
   いて、前記レジスタの内容が、データ転送装置がデータ
   転送を行う際の、データ転送先アドレス、あるいは、デ
   ータ転送元アドレスの上位アドレスであり、また、前記
   データ転送情報を構成するデータ転送先アドレス情報、
   あるいは、データ転送元アドレス情報が、データ転送装
   置がデータ転送を行う際の、データ転送先アドレス、あ
   るいは、データ転送元アドレスの下位アドレスであるこ
   とを特徴とする情報処理装置。
7. 【請求項７】 請求項１ないし請求項６のいずれか１項
   に記載された情報処理装置において、前記データ転送情
   報を構成するデータ転送先アドレス情報、あるいは、デ
   ータ転送元アドレス情報が、異なるビット数で構成され
   ることを特徴とする情報処理装置。
8. 【請求項８】 請求項７に記載された情報処理装置にお
   いて、前記データ転送情報が、前記データ転送装置がデ
   ータ転送を行う際に、前記ビット数の大きい一方のアド
   レス情報をインクリメントするか、否かのビットとを含
   むことを特徴とする情報処理装置。
9. 【請求項９】 請求項７または請求項８に記載された情
   報処理装置において、前記ビット数の大きい一方のアド
   レス情報が、前記データ転送情報の下位側に配置されて
   いることを特徴とする情報処理装置。
10. 【請求項１０】 請求項１ないし請求項９のいずれか１
    項に記載された情報処理装置において、前記データ転送
    情報が、データ装置がデータ転送を終了した後に、中央
    処理装置に割込を要求するか否かを指定するビットを含
    むことを特徴とする情報処理装置。
11. 【請求項１１】 請求項１ないし請求項１０のいずれか
    １項に記載された情報処理装置において、前記データ転
    送装置と前記第１の記憶手段との間のデータバス幅、前
    記中央処理装置と前記第１の記憶手段との間のデータバ
    ス幅より広いことを特徴とする情報処理装置。
12. 【請求項１２】 請求項１ないし請求項１１のいずれか
    １項に記載された情報処理装置が、１つの半導体基板に
    集積されていることを特徴とする情報処理装置。