JP2002024158A - データ転送装置及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 必要なデータの転送を、より効率的に行うこ
とができるデータ転送装置を提供する。 【解決手段】 ＤＭＡコントローラ１１の選択出力回路
２５は、コントロールレジスタ１４の設定に応じて、転
送データサイズに応じた転送アドレスの増減値と、転送
データサイズと独立に設定される転送アドレスの増減値
とを加算器２４の入力ポート２４ｂに選択的に出力し、
加算器２４は、入力ポート２４ａに与えられるＤＳＡＲ
１２のアドレス値と入力ポート２４ｂに与えられる増減
値とをデータ転送周期毎に加算して、その結果をソース
アドレスレジスタ１２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵによる設定
に基づいて、転送元デバイスのメモリが保持しているデ
ータを転送先デバイスのメモリに転送するように構成さ
れるデータ転送装置及びそのデータ転送装置を備えて構
成されるマイクロコンピュータに関する。

【従来の技術】マイクロコンピュータは、ＣＰＵを中心
として、ＲＯＭ，ＲＡＭなどのメモリやタイマ，シリア
ルインターフェイス等の周辺回路を備えて構成されてい
る。そして、ＣＰＵは、ＲＯＭに格納されている制御プ
ログラムに従って周辺回路に内蔵されている制御レジス
タやデータレジスタなどにアクセスを行うことで、それ
らの周辺回路の動作を制御するようになっている。

【０００２】従って、マイクロコンピュータの処理性能
は、ＣＰＵの処理性能と周辺回路の規模に基づいて決ま
る。周辺回路の規模が大きくなる程ＣＰＵの制御プログ
ラムサイズも大きくなり、それに伴ってメモリの規模
（容量）も大きくなる結果、ＣＰＵの処理負荷が増大す
ることになる。

【０００３】このような場合に、ＣＰＵの処理負荷を軽
減するためにＤＭＡ(Direct MemoryAccess)コントロー
ラが用いられる。ＣＰＵは、ＤＭＡコントローラに対し
て、データ転送元のアドレス，転送先のアドレス，転送
データサイズ及び転送回数の設定を行う。すると、ＤＭ
Ａコントローラは、その設定に基づいて転送元のアドレ
スからデータを読み出して、読み出したデータを転送先
のアドレスに書き込む。そして、設定された転送回数が
終了するまで、転送アドレスを順次増加または減少させ
てデータ転送を繰り返すようになっている。

【０００４】即ち、ＤＭＡコントローラは、転送元から
転送先へのデータ転送をＣＰＵに代わってハードウエア
により行うものであり、ＣＰＵとは異なりデータ転送を
制御プログラムに従って行う必要がないことから、転送
を高速に実行することができると共に、その分制御プロ
グラムのサイズを小さくすることができる。

【０００５】

【発明が解決しようとする課題】従来のＤＭＡコントロ
ーラにおいては、連続的にデータ転送を行う場合のアド
レスの増減値は、ＣＰＵが転送データサイズを設定する
ことで自動的に決定されるようになっている。即ち、転
送データサイズが８ビット（バイト）であれば、アドレ
スの増減値は“±１”，１６ビット（ワード）であれば
増減値は“±２”，３２ビット（ロングワード）であれ
ば増減値は“±４”となる。

【０００６】ここで、例えば、図８に示すように、転送
元デバイス内に存在する制御レジスタが３２ビット構成
でアドレスがロングワード境界となっており、転送した
い情報データがその内の下位１６ビット側のみ（Ｄ０，
Ｄ１，Ｄ２，…）であるような場合を考える。この時、
転送データサイズを１６ビットに設定すると、転送アド
レスの増加値は、ＤＭＡコントローラによって自動的に
“＋２”に設定されてしまう。

【０００７】その結果、ＤＭＡ転送のタイミングチャー
トは図９に示すようになり、本来転送する必要がない上
位１６ビット側のデータＤ０′，Ｄ１′，…も転送せざ
るを得ず、転送に余分な時間がかかり非効率的であると
いう問題があった。

【０００８】本発明は上記事情に鑑みてなされたもので
あり、その目的は、必要なデータの転送を、より効率的
に行うことができるデータ転送装置、及びそのデータ転
送装置を備えて構成されるマイクロコンピュータを提供
することにある。

【０００９】

【課題を解決するための手段】請求項１記載のデータ転
送装置によれば、データの転送を連続的に行う場合のア
ドレスの変化値を転送データのサイズと独立に設定可能
とする。即ち、転送元デバイス側のメモリにおける連続
したアドレス領域中に存在するデータを全て転送する必
要はなく部分的に転送したい場合には、転送アドレスの
変化値を転送データサイズと独立に設定することで、必
要なデータだけを効率的に転送することができるように
なる。尚、「メモリ」とは、レジスタなども含む概念と
して用いている。

【００１０】請求項２記載のデータ転送装置によれば、
選択出力手段は、転送設定手段の設定に応じて、転送デ
ータサイズに応じた転送アドレスの変化値と、転送デー
タサイズと独立に設定された転送アドレスの変化値とを
加算器の第２入力ポートに選択的に出力する。すると、
加算器は、第１入力ポートに与えられるアドレス設定手
段のアドレス値と第２入力ポートに与えられる変化値と
をデータ転送周期毎に加算して、その結果を前記アドレ
ス設定手段に出力する。

【００１１】即ち、アドレス設定手段に転送元の先頭ア
ドレスまたは転送先の先頭アドレスを初期値として設定
すれば、それ以降は、選択出力手段より出力される変化
値が加算器によって順次転送アドレス値に加算されて行
く。従って、転送設定手段の設定に応じて、従来と同様
に転送データサイズに応じて転送アドレスを変化させた
り、転送データサイズと独立に転送アドレスを変化させ
ることができる。

【００１２】請求項３記載のデータ転送装置によれば、
転送元アドレスに関する変化値と、転送先アドレスに関
する変化値とを夫々独立に設定可能とするので、例え
ば、転送元デバイスより部分的に読み出したデータが、
転送先デバイスにおいては連続したアドレスで配置され
るように書き込むことができ、データ転送の形態をより
多様に設定することができる。

【００１３】請求項４記載のマイクロコンピュータによ
れば、請求項１乃至３の何れかに記載のデータ転送装置
と、ＣＰＵと、転送元デバイス及び転送先デバイスとを
備えて構成されるので、データ転送装置によりデータ転
送の効率を高めることで、総じて、マイクロコンピュー
タの性能を向上させることができる。

【００１４】

【発明の実施の形態】以下、本発明の一実施例について
図１乃至図７を参照して説明する。図４は、マイクロコ
ンピュータ（マイコン）の電気的構成を示す機能ブロッ
ク図である。マイコン１は、ＣＰＵ２を中心として、制
御プログラムが記憶されるＲＯＭ３，ワークエリアとし
て使用されるＲＡＭ４などを備えていると共に、Ｉ／Ｏ
ポート５，Ａ／Ｄ変換器６，ＥＥＰＲＯＭインターフェ
イス（Ｉ／Ｆ）７，シリアル通信回路８，ＵＡＲＴ９，
タイマ１０及びＤＭＡコントローラ（ＤＭＡＣ）１１な
ど各種の周辺回路を備えて構成されている。

【００１５】Ｉ／Ｏポート５は、ＣＰＵ２が外部装置と
の間でデジタルデータの入出力を行う場合に使用され、
Ａ／Ｄ変換器６は、アナログデータをデジタルデータに
変換して読み込む場合に使用される。ＥＥＰＲＯＭイン
ターフェイス７は、ＣＰＵ２がマイコン１に外付けされ
るＥＥＰＲＯＭ（図示せず）との間でデータの書込みや
読み出しを行う場合に使用される。

【００１６】シリアル通信回路８，ＵＡＲＴ(Universal
Asynchronous Reciver Transmitter)９は、ＣＰＵ２が
外部装置との間で夫々同期式，非同期式シリアル通信を
行う場合に使用される。また、タイマ１０は、ＣＰＵ２
に対して周期的にタイマ割込みを発生させるものであ
る。

【００１７】そして、ＤＭＡＣ（データ転送装置）１１
は、ＣＰＵ２による設定に応じて、これらの周辺回路
（但し、タイマ１０を除く）が内蔵しているメモリや制
御レジスタとＲＡＭ４との間，または、ＲＡＭ４と周辺
回路との間でデータの転送を行う場合に使用される。
尚、ＣＰＵ２のデータバスサイズは１６ビットであるも
のとする。

【００１８】図２は、ＤＭＡＣ１１の各レジスタを中心
とする内部構成を示す機能ブロック図である。ＤＭＡＣ
１１は、ソースアドレスレジスタ（ＤＳＡＲ，アドレス
設定手段）１２，デスティネーションアドレスレジスタ
（ＤＤＡＲ，アドレス設定手段）１３，コントロールレ
ジスタ（ＤＴＣＲ，転送設定手段）１４，カウントレジ
スタ（ＤＣＮＴ）１５，割込み要求レジスタ（ＤＩＲ
Ｒ）１６の５つのレジスタを備えている。

【００１９】ＤＳＡＲ１２，ＤＤＡＲ１３は、ＤＭＡ転
送の転送元アドレス，転送先アドレスを設定するための
レジスタであり、ＤＴＣＲ１４は、ＤＭＡ転送の制御パ
ラメータを設定するためのレジスタである（詳細は後述
する）。ＤＣＮＴ１５は、ＤＭＡ転送の転送回数をセッ
トするためのレジスタである。ＤＩＲＲ１６は、ＤＭＡ
Ｃ１１に入力される各種割込み要求の受付けを転送時に
おいて制御するためのレジスタであり、ＤＭＡ転送が正
常に終了した場合には、ハードウエアによってビット
０：ＤＩＲに“１”がセットされるようになっている。

【００２０】選択優先回路１７には、ＣＰＵ２や各周辺
回路が発生する割込み要求、例えば、ＵＡＲＴ０受信／
送信，ＵＡＲＴ１受信／送信（０，１はＵＡＲＴのチャ
ネル），シリアル０受信／送信，シリアル１受信／送
信，ＥＥＰＲＯＭ＿Ｉ／Ｆ送受信，…などの割込み要求
が入力されている。そして、選択優先回路１７は、ＤＴ
ＣＲ１４の設定に応じた割込み要求だけを受付けて起動
制御部１８に出力するようになっている。

【００２１】起動制御部１８は、ＤＳＡＲ１２，ＤＤＡ
Ｒ１３に設定されたアドレスをマイコン１のアドレスバ
スに出力してＤＭＡ転送を開始させるようになってい
る。また、回数制御部１９は、ＤＣＮＴ１５にセットさ
れた転送回数に基づいてＤＭＡ転送の回数制御を行う共
に、その制御結果をＤＴＣＲ１４のビットに反映させる
などの処理を行う。ＤＣＮＴ１５にセットされたアドレ
ス値は、回数制御部１９によりアドレス増減値に応じて
順次減算され、“０”になった時点でＤＭＡ転送は終了
する。

【００２２】尚、以上がＤＭＡＣ１１の１つのチャネル
を構成しており、ＤＭＡＣ１１はこのチャネルを複数
（例えば“０”〜“３”の４つ）備えており、各チャネ
ル毎に夫々独立した設定が可能となっている。

【００２３】図３は、ＤＴＣＲ１４のビット構成を示す
ものであり、本発明の要旨にかかる部分についてのみ説
明する。ＤＴＣＲ１４は１６ビットレジスタであり、そ
のビット１３：ＤＬＮは、デスティネーションアドレス
（転送先アドレス）の増減値（変化値）を設定するビッ
トである。ＤＬＮ＝０に設定すると、デスティネーショ
ンアドレスの増減値は、他のビットで設定される転送デ
ータサイズに依存した値となる。即ち、サイズが８ビッ
ト（バイト）であれば、アドレスの増減値は“±１”，
１６ビット（ワード）であれば増減値は“±２”のよう
に設定される。

【００２４】そして、ＤＬＮ＝０に設定すると、デステ
ィネーションアドレスの増減値は、転送データサイズが
何れの場合であっても、“±４”に固定されるように設
定される。また、ビット１２：ＳＬＮは、ソースアドレ
ス（転送元アドレス）の増減値について同様の設定を行
うためのビットである。

【００２５】ビット１１，１０：ＤＡ１，ＤＡ０は、デ
スティネーションアドレスの増減を設定するビットであ
り、２ビットで固定，増加，減少，使用禁止の何れかを
設定する。また、ビット９，８：ＳＡ１，ＳＡ０は、ソ
ースアドレスの増減を同様に設定するためのビットであ
る。

【００２６】ビット７〜４：ＴＲ３〜ＴＲ０は、ＤＭＡ
転送要求の要因を選択するためのビットである。即ち、
前述したように、ＤＭＡＣ１１の各チャネル０〜３の夫
々が、選択優先回路１７に入力される各種の割込み要求
の内、何れの要因を受付けて起動するかを選択設定す
る。例えば、“００００Ｂ（バイナリ）”であれば、当
該チャネルはＵＡＲＴ０受信割込みを受付けて起動し、
“０００１Ｂ”であれば、ＵＡＲＴ０送信割込みを受付
けて起動する。

【００２７】ビット２：ＴＳＺは、ＤＭＡ転送の転送デ
ータサイズを設定するためのビットであり、ＴＳＺ＝０
であればバイト（８ビット），ＴＳＺ＝１であればワー
ド（１６ビット）に設定される。その他、ＤＴＣＲ１４
においては、具体的には図示しないが、バースト／サイ
クルスチール（シングル）等の転送モードの設定や、転
送の許可／禁止などの設定も行うようになっている。

【００２８】図１は、ＤＭＡＣ１１の、ソースアドレス
側のアドレス出力回路２０Ｓ部分の構成を示すものであ
る。増減値出力部２１は、ＤＴＣＲ１４のＳＡ１，ＳＡ
０，ＴＳＺの設定に基づいて、転送データサイズに依存
した転送アドレスの増減値をマルチプレクサ２２の入力
ポート“０”に出力するように構成されている。即ち、
転送サイズがバイトであれば“±１”，ワードであれば
“±２”を出力する。また、ＳＡ１，ＳＡ０の設定によ
り“固定”が選択されている場合は、転送サイズにかか
わらず転送アドレスの増減値は“０”に設定され、ソー
スアドレスは固定される。

【００２９】一方、増減値出力部２３は、ＤＴＣＲ１４
のＳＡ１，ＳＡ０の設定に基づいて、転送アドレスの増
減値を常に“±４”としてマルチプレクサ２２の入力ポ
ート“１”に出力するように構成されている。

【００３０】マルチプレクサ２２は、ＤＴＣＲ１４のＳ
ＬＮの設定に基づいて、入力ポート“０”，“１”に出
力されている増減値の何れか一方を、加算器２４の入力
ポート２４ｂ（第２入力ポート）に切り換えて出力する
ようになっている。即ち、ＳＬＮ＝０であれば入力ポー
ト“０”側の増減値が出力され、ＳＬＮ＝１であれば入
力ポート“１”側の増減値が出力される。尚、増減値出
力部２１，２３及びマルチプレクサ２２は、選択出力回
路（選択出力手段）２５を構成している。

【００３１】加算器２４の出力ポート２４ｃは、マルチ
プレクサ３０の入力ポート“０”に接続されている。そ
の、マルチプレクサ３０の出力ポートは、ＤＳＡＲ１２
及び出力バッファ２６を介してマイコン１のアドレスバ
スに接続されている。また、ＤＳＡＲ１２の出力側は、
加算器２４の入力ポート２４ａ（第１入力ポート）に接
続されている。

【００３２】マルチプレクサ３０の入力ポート“１”に
は、ＣＰＵ２からのソースアドレス設定値が与えられる
ようになっており、マルチプレクサ３０にＣＰＵ２から
のライト要求信号が出力された場合は、入力ポート
“１”側に与えられているデータが選択される。そし
て、ＤＳＡＲ１２には、ＤＭＡ転送の開始前にＣＰＵ２
によって転送元アドレスが設定されるが、ＤＭＡ転送中
には、マルチプレクサ３０の入力ポート“０”が選択さ
れて加算器２４の加算出力が順次設定されるようになっ
ている。加算器２４は、ＤＳＡＲ１２の出力データと、
マルチプレクサ２２の出力データとを、ＤＭＡ転送周期
毎に加算してＤＳＡＲ１２に出力するようになってい
る。また、出力バッファ２６のイネーブル制御は、起動
制御部１８によって行われるようになっている。

【００３３】以上、ソースアドレス側のアドレス出力回
路２０Ｓについて説明したが、デスティネーションアド
レス側のアドレス出力回路も基本的に同様であり、ＤＣ
ＴＬ１４のビットＳＡ１，ＳＡ０，ＳＬＮをＤＡ１，Ｄ
Ａ０，ＤＬＮに置き換え、ＤＳＡＲ１２をＤＤＡＲ１３
に置き換えたものとして構成される。

【００３４】次に、本実施例の作用について図５乃至図
７をも参照して説明する。図５は、ＤＭＡＣ１１の設定
及びＤＭＡ転送に関する処理の流れを示すフローチャー
トである。先ず、ＣＰＵ２が、制御プログラムに従って
ＤＭＡＣ１１の各レジスタＤＳＡＲ１２，ＤＤＡＲ１
３，ＤＴＣＲ１４及びＤＣＮＴ１５に必要な設定を行う
（ステップＳ１）。即ち、ソースアドレス，デスティネ
ーションアドレス、転送データサイズ，アドレスの増減
及び増減値，転送要求の要因，…などの設定を行う。

【００３５】次に、ＣＰＵ２は、ＤＩＲＲ１６のＤＩＲ
を“０”に設定して（ステップＳ２）、ステップＳ１で
指定した要因の割込み要求が発生するまで待機する（ス
テップＳ３）。そして、割込み要求が発生すると（「Ｙ
ＥＳ」）、ＤＭＡＣ１１はＤＭＡ転送を実行する（ステ
ップＳ４）。この時、ＤＭＡ転送が正常に終了すると、
ＤＩＲＲ１６のＤＩＲにはハードウエアによって“１”
がセットされる。それから、次のＤＭＡ転送を設定する
場合は（ステップＳ５，「ＹＥＳ」）ステップＳ１に戻
り、設定しない場合は（「ＮＯ」）処理を終了する。

【００３６】尚、ステップＳ２においてＤＩＲＲ１６の
ＤＩＲを“０”に設定するのは、ＤＭＡ転送が正常終了
すると上述のようにＤＩＲが“１”にセットされるた
め、転送開始前に“０”に設定し直すことで次回に発生
する割込み要求の受付が可能となるからである。

【００３７】図６は、ＤＭＡＣ１１がＤＭＡ転送を開始
しようとする場合に（ステップＳ３，「ＹＥＳ」）、Ｃ
ＰＵ２との間で行うハンドシェイク処理の概要を示すタ
イミングチャートである。ＤＭＡＣ１１は、指定された
割込み要求の入力があると（図６（ａ）参照）、ＣＰＵ
２に対してバスリクエスト信号BUSREQを出力する（図６
（ｂ）参照）。すると、ＣＰＵ２は、現在自身がマイコ
ン１のバスを使用している場合には、そのバスの使用が
終了した時点でＤＭＡＣ１１に対してバスアクノリッジ
信号BUSACKを返す（図６（ｃ）参照）。そして、ＤＭＡ
Ｃ１１は、バスアクノリッジ信号がアクティブになった
ことを認識すると、ＤＭＡ転送を開始する（図６（ｄ）
参照）。

【００３８】図７は、ＤＭＡＣ１１が行うＤＭＡ転送の
タイミングチャートであり、本発明において特徴的であ
るＤＴＣＲ１４のＤＬＮ，ＳＬＮを何れも“１”に設定
した場合の転送パターンを示すものである。また、転送
アドレスは増加，転送データサイズはワード（１６ビッ
ト）に設定されており、ソースアドレス及びデスティネ
ーションアドレスは、何れも“４”ずつ増加するように
なっている。

【００３９】ここで、図１を参照すると、ＤＴＣＲ１４
のＳＬＮ＝１であるから、マルチプレクサ２２は、増減
値出力部２３の出力“＋４”を選択して加算器２４の入
力ポート２４ｂに出力するようになっている。

【００４０】例えば、割込み要因としてＵＡＲＴ０受信
が設定されており、ソースアドレスは、ＵＡＲＴ９（転
送元デバイス）／チャネル“０”の制御レジスタ及び受
信バッファ等を示すアドレスＳＡ０、デスティネーショ
ンアドレスはＲＡＭ４（転送先デバイス）の所定領域を
示すアドレスＤＡ０であるとする（尚、ここでのＳＡ
０，ＤＡ０は、ＤＣＴＬ１４のビットを示すものとは異
なる）。

【００４１】ＤＭＡＣ１１は、先ず、クロック（１）に
おいてＵＡＲＴ９のアドレスＳＡ０にアクセスしてデー
タＤ０をリードすると、クロック（２）においてＲＡＭ
４のアドレスＤＡ０をアクセスしてデータＤ０をライト
する。次のクロック（３）では、アドレス（ＳＡ０＋
４）にアクセスしてデータＤ１をリードすると、クロッ
ク（４）においてアドレス（ＤＡ０＋４）にデータＤ１
をライトする。次のクロック（５）では、アドレス（Ｓ
Ａ０＋８）にアクセスしてデータＤ２をリードし、以降
同様にして指定された回数分転送を行う。

【００４２】即ち、図８に示した場合のように、ロング
ワード境界で配置されている３２ビットレジスタ（また
はメモリ）の内、下位側１６ビットのデータＤ０，Ｄ
１，Ｄ２，…だけを連続して転送することができる。
尚、データ転送周期は、クロック図７のクロック信号の
２周期分に相当する。

【００４３】以上のように本実施例によれば、ＤＭＡＣ
１１はＤＭＡ転送のアドレスの増減値を転送データサイ
ズと独立に設定可能としたので、転送元デバイス側の連
続したアドレス領域中のデータを部分的に転送したい場
合に、必要なデータだけを効率的に転送することができ
るようになる。

【００４４】また、例えば、転送元，転送先デバイスと
なる周辺回路のレジスタなどが現在の仕様で１６ビット
構成であるが、アドレスをロングワード境界とすること
で３２ビット構成への拡張性を持たせている場合にも、
同様に効率的なデータ転送を行うことができる。

【００４５】そして、選択出力回路２５は、ＤＴＣＲ１
４の設定に応じて、転送データサイズに応じた転送アド
レスの増減値と、転送データサイズと独立に設定される
転送アドレスの増減値とを加算器２４の入力ポート２４
ｂに選択的に出力し、加算器２４は、入力ポート２４ａ
に与えられるＤＳＡＲ１２のアドレス値と入力ポート２
４ｂに与えられる増減値とをデータ転送周期毎に加算し
て、その結果をＤＳＡＲ１２に出力する。従って、従来
と同様に転送データサイズに応じて転送アドレスを変化
させたり、転送データサイズと独立に転送アドレスを変
化させることができる。

【００４６】また、本実施例によれば、ＤＭＡＣ１１
は、転送元アドレスに関する増減値と、転送先アドレス
に関する増減値とを夫々独立に設定可能としたので、例
えば、転送元デバイスより部分的に読み出したデータ
を、転送先デバイスにおいて連続したアドレスで配置さ
れるように書き込むことができ、データ転送の形態をよ
り多様に設定することができる。

【００４７】更に、マイコン１を、ＤＭＡＣ１１と、Ｃ
ＰＵ２と、Ｉ／Ｏポート５，Ａ／Ｄコンバータ６，ＥＥ
ＰＲＯＭインターフェイス（Ｉ／Ｆ）７，シリアル通信
回路８，ＵＡＲＴ９などからなる転送元デバイス及び転
送先デバイスとを備えて構成したので、ＤＭＡＣ１１よ
りデータ転送の効率を高めることで、総じて、処理性能
を向上させることができる。

【００４８】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。転送データサイズと独立に設定可能
なアドレスの増減値は“±４”に限らず、“±２”や
“±８”などでも良い。また、これらの値に固定するだ
けでなく、ビットの設定に応じて“±２”，“±４”，
“±８”，…などに可変設定できるようにしても良い。
独立に設定可能なアドレスの増減値は、転送元アドレス
と転送先アドレスとで共通に設定するようにしても良
い。また、データ転送装置に設定するアドレスの変化値
は、増加値，減少値の何れか一方のみを設定するもので
も良い。データ転送装置は、マイコンに組み込まれるＤ
ＭＡコントローラに限らず、単体のＤＭＡコントローラ
でも良い。

【図面の簡単な説明】

【図１】本発明の一実施例であり、ＤＭＡコントローラ
の要部の電気的構成を示す機能ブロック図

【図２】ＤＭＡコントローラのレジスタを中心とする構
成を示す機能ブロック図

【図３】コントロールレジスタＤＴＣＲのビット構成を
示す図

【図４】マイクロコンピュータ全体の電気的構成を示す
機能ブロック図

【図５】ＤＭＡコントローラの設定及びＤＭＡ転送に関
する処理の流れを示すフローチャート

【図６】ＤＭＡコントローラがＤＭＡ転送を開始しよう
とする場合に、ＣＰＵとの間で行うハンドシェイク処理
の概要を示すタイミングチャート

【図７】本発明において特徴的なＤＭＡ転送パターンを
示すタイミングチャート

【図８】転送元デバイス内に存在する、アドレスがロン
グワード境界である制御レジスタの構成を示す概念図

【図９】従来技術を示す図７相当図

【符号の説明】

１はマイクロコンピュータ、２はＣＰＵ、１１はＤＭＡ
コントローラ（データ転送装置）、１２はソースアドレ
スレジスタ（アドレス設定手段）、１３はデスティネー
ションアドレスレジスタ（アドレス設定手段）、１４は
コントロールレジスタ（転送設定手段）、２４は加算
器、２４ａは入力ポート（第１入力ポート）、２４ｂは
入力ポート（第２入力ポート）、２５は選択出力回路
（選択出力手段）を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 秀昭 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5B014 EB01 GC08 GC11 GD05 GD19 GD23 HB05 HB27 5B060 AB17 AC11 5B061 BA03 DD01 DD12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵによる設定に基づいて、転送元デ
   バイスのメモリが保持しているデータを転送先デバイス
   のメモリに転送するように構成されるデータ転送装置に
   おいて、 データの転送を連続的に行う場合のアドレスの変化値
   を、転送データのサイズと独立に設定可能に構成される
   ことを特徴とするデータ転送装置。
2. 【請求項２】 転送アドレスを設定するためのアドレス
   設定手段と、 データ転送の設定を行うための転送設定手段と、 前記アドレス設定手段に設定されたアドレス値が第１入
   力ポートに与えられると共に、第２入力ポートに転送ア
   ドレスの変化値が与えられ、データの転送周期毎に両者
   の加算結果を前記アドレス設定手段に出力するように構
   成される加算器と、 前記転送設定手段の設定に応じて、転送データサイズに
   応じた変化値と、転送データサイズとは独立に設定され
   る変化値とを前記加算器の第２入力ポートに選択的に出
   力するように構成される選択出力手段とを備えたことを
   特徴とする請求項１記載のデータ転送装置。
3. 【請求項３】 転送元アドレスに関する変化値と、転送
   先アドレスに関する変化値とを夫々独立に設定可能に構
   成されていることを特徴とする請求項１または２記載の
   データ転送装置。
4. 【請求項４】 請求項１乃至３の何れかに記載のデータ
   転送装置と、前記ＣＰＵと、前記転送元デバイス及び転
   送先デバイスとを備えて構成されることを特徴とするマ
   イクロコンピュータ。