JPH07146839A - Ｄｍａ回路 - Google Patents
Ｄｍａ回路Info
- Publication number
- JPH07146839A JPH07146839A JP29312993A JP29312993A JPH07146839A JP H07146839 A JPH07146839 A JP H07146839A JP 29312993 A JP29312993 A JP 29312993A JP 29312993 A JP29312993 A JP 29312993A JP H07146839 A JPH07146839 A JP H07146839A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- dma
- transfer
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ＤＭＡ回路機能を利用して、高速にデータサ
ーチ処理が可能なＤＭＡ回路を提供すること。 【構成】 ＤＭＡ転送を行なうか、又はデータ読み込み
動作のみを行なうかを選択する切換回路９と、比較回路
７と、比較データレジスタ８を設ける。 【効果】 データサーチ処理を高速に行なうことができ
る。
ーチ処理が可能なＤＭＡ回路を提供すること。 【構成】 ＤＭＡ転送を行なうか、又はデータ読み込み
動作のみを行なうかを選択する切換回路９と、比較回路
７と、比較データレジスタ８を設ける。 【効果】 データサーチ処理を高速に行なうことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータに内蔵されている、マイクロコンピュータ等
に接続されているダイレクト・メモリ・アクセス（以下
「ＤＭＡ」という。）回路に関するものである。
ンピュータに内蔵されている、マイクロコンピュータ等
に接続されているダイレクト・メモリ・アクセス（以下
「ＤＭＡ」という。）回路に関するものである。
【０００２】
【従来の技術】図３は従来のＤＭＡ回路を備えたワンチ
ップマイクロコンピュータの構成を示す図である。以
下、図３を参照しながら従来のＤＭＡ回路１１を備えた
ワンチップマイクロコンピュータの構成を説明する。
ップマイクロコンピュータの構成を示す図である。以
下、図３を参照しながら従来のＤＭＡ回路１１を備えた
ワンチップマイクロコンピュータの構成を説明する。
【０００３】図３に示すワンチップマイクロコンピュー
タは、データの処理、制御等を行なうＣＰＵ２１と、Ｃ
ＰＵ２１で実行する制御プログラムや制御定数等を書き
込んでおくＲＯＭ２２と、処理データ等を書き込むＲＡ
Ｍ２３と、タイマやデータの直列伝送を行なうＳＩＯ等
を備えた機能ブロック２４と、外部データの入出力を行
なう入出力ポート２５と、ＣＰＵ２１を介さず直接デー
タの転送を行なうＤＭＡ回路１１とを備えている。ま
た、ＤＭＡ回路１１は、ＣＰＵ２１を介さないデータ転
送であるＤＭＡ転送によるデータの転送動作を制御する
ＤＭＡ制御部１２と、転送されるデータの語数をカウン
トする転送語数カウンタ１３と、上記転送されるデータ
が格納されているアドレス（ＲＡＭ等）を指定する転送
元アドレスレジスタ１４と、上記転送されるデータの転
送先アドレス（ＲＡＭ等）を指定する転送先アドレスレ
ジスタ１５と、上記転送されるデータを一時保持するデ
ータレジスタ１６とを備えている。
タは、データの処理、制御等を行なうＣＰＵ２１と、Ｃ
ＰＵ２１で実行する制御プログラムや制御定数等を書き
込んでおくＲＯＭ２２と、処理データ等を書き込むＲＡ
Ｍ２３と、タイマやデータの直列伝送を行なうＳＩＯ等
を備えた機能ブロック２４と、外部データの入出力を行
なう入出力ポート２５と、ＣＰＵ２１を介さず直接デー
タの転送を行なうＤＭＡ回路１１とを備えている。ま
た、ＤＭＡ回路１１は、ＣＰＵ２１を介さないデータ転
送であるＤＭＡ転送によるデータの転送動作を制御する
ＤＭＡ制御部１２と、転送されるデータの語数をカウン
トする転送語数カウンタ１３と、上記転送されるデータ
が格納されているアドレス（ＲＡＭ等）を指定する転送
元アドレスレジスタ１４と、上記転送されるデータの転
送先アドレス（ＲＡＭ等）を指定する転送先アドレスレ
ジスタ１５と、上記転送されるデータを一時保持するデ
ータレジスタ１６とを備えている。
【０００４】次に、図３を参照して従来のＤＭＡ動作に
ついて説明する。まず、予めＤＭＡ転送を開始する前
に、転送語数カウンタ１３には、転送するデータの語数
が、ＣＰＵ２１によりセットされる。同様に、転送元ア
ドレスレジスタ１４には転送されるデータの格納されて
いるアドレスと、転送先アドレスレジスタ１５にはデー
タ転送先のアドレスが、ＣＰＵ２１によりセットされて
いる。次に、ＤＭＡ転送モードに入る際には、ＤＭＡ制
御部１２は、ＣＰＵ２１に対して、アドレスバス２９と
データバス３０の解放の要求信号を送出する。そして、
ＣＰＵ２１は上記要求信号を受信し、アドレスバス２９
とデータバス３０を解放できる場合、ＤＭＡ制御部１２
に許可信号を送出するとともに、アドレスバス２９とデ
ータバス３０を解放する。次に、転送元アドレスレジス
タ１４は、セットされている転送元アドレスをアドレス
バス２９上に送出し、該アドレスを有するメモリ等が、
指定されたアドレスに格納されているデータをデータバ
ス３０上に送出する。そして、データレジスタ１６は、
上記メモリ等からデータバス３０に送出されたデータを
読み込み記憶する。また、転送先アドレスレジスタ１５
は、セットされている転送先アドレスをアドレスバス２
９上に送出し、上記指定されたアドレスを有するメモリ
等がデータの書き込み状態になる。そして、データレジ
スタ１６に書き込まれたデータはデータバス３０上に送
出され、上記指定されたアドレスを有するメモリ等の指
定されたアドレスに書き込まれる。以上の動作により、
１語数のデータ転送が完了する。転送語数カウンタ１３
に設定されているデータから１を引き、この転送語数カ
ウンタ１３の値を更新する。
ついて説明する。まず、予めＤＭＡ転送を開始する前
に、転送語数カウンタ１３には、転送するデータの語数
が、ＣＰＵ２１によりセットされる。同様に、転送元ア
ドレスレジスタ１４には転送されるデータの格納されて
いるアドレスと、転送先アドレスレジスタ１５にはデー
タ転送先のアドレスが、ＣＰＵ２１によりセットされて
いる。次に、ＤＭＡ転送モードに入る際には、ＤＭＡ制
御部１２は、ＣＰＵ２１に対して、アドレスバス２９と
データバス３０の解放の要求信号を送出する。そして、
ＣＰＵ２１は上記要求信号を受信し、アドレスバス２９
とデータバス３０を解放できる場合、ＤＭＡ制御部１２
に許可信号を送出するとともに、アドレスバス２９とデ
ータバス３０を解放する。次に、転送元アドレスレジス
タ１４は、セットされている転送元アドレスをアドレス
バス２９上に送出し、該アドレスを有するメモリ等が、
指定されたアドレスに格納されているデータをデータバ
ス３０上に送出する。そして、データレジスタ１６は、
上記メモリ等からデータバス３０に送出されたデータを
読み込み記憶する。また、転送先アドレスレジスタ１５
は、セットされている転送先アドレスをアドレスバス２
９上に送出し、上記指定されたアドレスを有するメモリ
等がデータの書き込み状態になる。そして、データレジ
スタ１６に書き込まれたデータはデータバス３０上に送
出され、上記指定されたアドレスを有するメモリ等の指
定されたアドレスに書き込まれる。以上の動作により、
１語数のデータ転送が完了する。転送語数カウンタ１３
に設定されているデータから１を引き、この転送語数カ
ウンタ１３の値を更新する。
【０００５】その後、転送語数カウンタ１３の値が０で
ない場合、ＤＭＡ制御部１２は、転送先アドレスレジス
タ１５と転送元アドレスレジスタ１４に次の転送情報を
セットする。その後、上述の転送動作を繰り返し、１語
数の転送が終了するごとに、転送語数カウンタ１３の値
より１を減算する。そして、転送語数カウンタ１３の値
が０になるまで、この動作を繰り返し、データ転送終了
後、ＤＭＡ制御部１２は、ＣＰＵ２１にＤＭＡ転送の完
了信号を送出する。この完了信号を受信したＣＰＵ２１
は、アドレスバス２９とデータバス３０の解放を終了
し、再びアドレスバス２９とデータバス３０を使用して
制御動作を行なう。
ない場合、ＤＭＡ制御部１２は、転送先アドレスレジス
タ１５と転送元アドレスレジスタ１４に次の転送情報を
セットする。その後、上述の転送動作を繰り返し、１語
数の転送が終了するごとに、転送語数カウンタ１３の値
より１を減算する。そして、転送語数カウンタ１３の値
が０になるまで、この動作を繰り返し、データ転送終了
後、ＤＭＡ制御部１２は、ＣＰＵ２１にＤＭＡ転送の完
了信号を送出する。この完了信号を受信したＣＰＵ２１
は、アドレスバス２９とデータバス３０の解放を終了
し、再びアドレスバス２９とデータバス３０を使用して
制御動作を行なう。
【０００６】
【発明が解決しようとする課題】しかしながら、メモリ
（ＲＡＭ等）などからのデータのサーチを行ないたい場
合、ある特定範囲内のアドレスのデータを読み込み、サ
ーチしたいデータとの比較を繰り返し行なうという繰り
返し動作であるにもかかわらずＤＭＡ等のハードウエア
が利用できない為、従来、データサーチ処理はプログラ
ムで行なわなければならず、処理に時間を要していた。
（ＲＡＭ等）などからのデータのサーチを行ないたい場
合、ある特定範囲内のアドレスのデータを読み込み、サ
ーチしたいデータとの比較を繰り返し行なうという繰り
返し動作であるにもかかわらずＤＭＡ等のハードウエア
が利用できない為、従来、データサーチ処理はプログラ
ムで行なわなければならず、処理に時間を要していた。
【０００７】本発明の目的は、メモリ等のデータの中に
サーチしたいデータがある場合、ＤＭＡ回路を利用して
高速にデータサーチ処理が可能なＤＭＡ回路を提供する
ことにある。
サーチしたいデータがある場合、ＤＭＡ回路を利用して
高速にデータサーチ処理が可能なＤＭＡ回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明のＤＭＡ回路は、
ＣＰＵを介さずデータの転送を行なうＤＭＡ転送動作を
制御する制御部と、転送した上記データの語数をカウン
トするカウンタ部と、、上記データの転送元アドレスを
保持する第１レジスタ部と、上記データの転送先アドレ
スを保持する第２レジスタ部とを有するＤＭＡ回路にお
いて、上記転送元アドレスからのデータを保持する第３
レジスタ部と、上記データのＤＭＡ転送動作を行うか又
は上記データの読み込み動作のみを行なうかを選択する
切換部と、予め設定されたサーチ用データを保持する第
４レジスタ部と、上記第３レジスタ部からのデータと上
記第４レジスタ部からのデータとを比較する比較回路部
とを有することを特徴とするものである。
ＣＰＵを介さずデータの転送を行なうＤＭＡ転送動作を
制御する制御部と、転送した上記データの語数をカウン
トするカウンタ部と、、上記データの転送元アドレスを
保持する第１レジスタ部と、上記データの転送先アドレ
スを保持する第２レジスタ部とを有するＤＭＡ回路にお
いて、上記転送元アドレスからのデータを保持する第３
レジスタ部と、上記データのＤＭＡ転送動作を行うか又
は上記データの読み込み動作のみを行なうかを選択する
切換部と、予め設定されたサーチ用データを保持する第
４レジスタ部と、上記第３レジスタ部からのデータと上
記第４レジスタ部からのデータとを比較する比較回路部
とを有することを特徴とするものである。
【０００９】
【作用】本発明のＤＭＡ回路において、データのサーチ
動作を行なう場合、ＤＭＡ制御部により切換部はデータ
の読込み動作のみを行なう様選択され、カウンタ部であ
る転送語数カウンタと、第１レジスタ部である転送元ア
ドレスレジスタと、第４レジスタ部である比較データレ
ジスタに、サーチすべき情報が設定される。上記転送元
アドレスレジスタからアドレスバス上に、サーチ開始元
データの格納されているアドレスが送信される。この指
定されたアドレスを有するメモリ等から、データバス上
にデータが送信される。このデータをデータレジスタが
読み込む。その後、上記データレジスタに読み込まれた
データと、比較データレジスタに設定されたデータと
が、比較回路部によって比較される。上記２つのデータ
が一致していなければ、ＤＭＡ制御部により、上記転送
元アドレスレジスタには次のサーチ元のアドレスがセッ
トされ、次の読み込み動作へと移る。データが一致して
いる場合には、上記動作を行なわない。これにより、上
記比較データレジスタに設定されたデータのサーチ処理
を行なう。
動作を行なう場合、ＤＭＡ制御部により切換部はデータ
の読込み動作のみを行なう様選択され、カウンタ部であ
る転送語数カウンタと、第１レジスタ部である転送元ア
ドレスレジスタと、第４レジスタ部である比較データレ
ジスタに、サーチすべき情報が設定される。上記転送元
アドレスレジスタからアドレスバス上に、サーチ開始元
データの格納されているアドレスが送信される。この指
定されたアドレスを有するメモリ等から、データバス上
にデータが送信される。このデータをデータレジスタが
読み込む。その後、上記データレジスタに読み込まれた
データと、比較データレジスタに設定されたデータと
が、比較回路部によって比較される。上記２つのデータ
が一致していなければ、ＤＭＡ制御部により、上記転送
元アドレスレジスタには次のサーチ元のアドレスがセッ
トされ、次の読み込み動作へと移る。データが一致して
いる場合には、上記動作を行なわない。これにより、上
記比較データレジスタに設定されたデータのサーチ処理
を行なう。
【００１０】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【００１１】図１は本発明の一実施例のＤＭＡ回路の構
成を示す図であり、図２は同実施例のＤＭＡ回路を備え
たワンチップマイクロコンピュータの構成を示す図であ
る。
成を示す図であり、図２は同実施例のＤＭＡ回路を備え
たワンチップマイクロコンピュータの構成を示す図であ
る。
【００１２】まず、図１を参照しながら同実施例のＤＭ
Ａ回路の構成を説明する。
Ａ回路の構成を説明する。
【００１３】本発明に係るＤＭＡ回路１は、ＤＭＡ転送
によるデータの転送動作を制御するＤＭＡ制御部２と、
転送するデータの語数をカウントする転送語数カウンタ
３と、転送するデータが格納されているアドレスを指定
する転送元アドレスレジスタ４と、この転送されるデー
タの転送先アドレスを指定する転送先アドレスレジスタ
５と、データバス３０上に送出された転送データを読み
込むデータレジスタ６と、サーチすべきデータが設定さ
れる比較データレジスタ８と、データレジスタ６と比較
データレジスタ８とのデータ比較を行なう比較回路７
と、データのＤＭＡ転送動作を行なうか又はデータの読
み込み動作のみを行なうかを選択する切換回路９とを備
えていることを特徴とする。
によるデータの転送動作を制御するＤＭＡ制御部２と、
転送するデータの語数をカウントする転送語数カウンタ
３と、転送するデータが格納されているアドレスを指定
する転送元アドレスレジスタ４と、この転送されるデー
タの転送先アドレスを指定する転送先アドレスレジスタ
５と、データバス３０上に送出された転送データを読み
込むデータレジスタ６と、サーチすべきデータが設定さ
れる比較データレジスタ８と、データレジスタ６と比較
データレジスタ８とのデータ比較を行なう比較回路７
と、データのＤＭＡ転送動作を行なうか又はデータの読
み込み動作のみを行なうかを選択する切換回路９とを備
えていることを特徴とする。
【００１４】次に、図２を参照しながら、データのサー
チ機能を有したＤＭＡ回路の動作について説明する。
チ機能を有したＤＭＡ回路の動作について説明する。
【００１５】ＤＭＡ回路によりサーチ処理を開始する前
に、あらかじめＣＰＵ２１により、転送語数カウンタ
３、転送元アドレスレジスタ４と、比較データレジスタ
８とには、それぞれ、データサーチ語数、サーチされる
データの格納されているアドレス、サーチすべきデータ
が設定されており、切換回路９はデータ読み込み動作の
みを行なう様、選択されている。まず、ＤＭＡ回路によ
るサーチ処理モードに入ろうとする時、ＤＭＡ制御部２
は、ＣＰＵ２１に対してアドレスバス２９とデータバス
３０の解放の要求信号を送出する。ＣＰＵ２１はこの要
求信号を受信し、アドレスバス２９とデータバス３０を
解放できる場合、ＤＭＡ制御部２に許可信号を送出する
とともに、アドレスバス２９とデータバス３０を解放す
る。次に、転送元アドレスレジスタ４は、セットされて
いるサーチすべきアドレスをアドレスバス２９上に送出
し、該転送元アドレスレジスタ４から送信されたデータ
で指定されているアドレスを有するメモリ等が、指定さ
れたアドレスに格納しているデータをデータバス３０上
に送信する。該メモリ等からデータバス３０上に送信さ
れたデータを、データレジスタ６が読み込み、記憶す
る。次に、比較回路７がデータレジスタ６のデータと比
較データレジスタ８のデータとの比較を行ない、上記２
つのデータが一致していない場合、次のサイクルでは、
ＤＭＡ制御部２により、上記転送元アドレスレジスタに
次のサーチすべきアドレスがセットされ、そのサーチす
べきアドレスを指定したデータを、アドレスバス２９上
に送出し、以下引き続き読み込み動作を行なう（書き込
みサイクルは発生しない。故にデータサーチ処理動作で
は転送先アドレスレジスタ５は使用しない）。また、上
述のデータ比較において、データレジスタ６と比較デー
タレジスタ８とのデータが一致している場合、比較回路
７はＤＭＡ制御部２へデータ一致信号を送出し、これを
受信したＤＭＡ制御部２はデータサーチ処理を終了す
る。
に、あらかじめＣＰＵ２１により、転送語数カウンタ
３、転送元アドレスレジスタ４と、比較データレジスタ
８とには、それぞれ、データサーチ語数、サーチされる
データの格納されているアドレス、サーチすべきデータ
が設定されており、切換回路９はデータ読み込み動作の
みを行なう様、選択されている。まず、ＤＭＡ回路によ
るサーチ処理モードに入ろうとする時、ＤＭＡ制御部２
は、ＣＰＵ２１に対してアドレスバス２９とデータバス
３０の解放の要求信号を送出する。ＣＰＵ２１はこの要
求信号を受信し、アドレスバス２９とデータバス３０を
解放できる場合、ＤＭＡ制御部２に許可信号を送出する
とともに、アドレスバス２９とデータバス３０を解放す
る。次に、転送元アドレスレジスタ４は、セットされて
いるサーチすべきアドレスをアドレスバス２９上に送出
し、該転送元アドレスレジスタ４から送信されたデータ
で指定されているアドレスを有するメモリ等が、指定さ
れたアドレスに格納しているデータをデータバス３０上
に送信する。該メモリ等からデータバス３０上に送信さ
れたデータを、データレジスタ６が読み込み、記憶す
る。次に、比較回路７がデータレジスタ６のデータと比
較データレジスタ８のデータとの比較を行ない、上記２
つのデータが一致していない場合、次のサイクルでは、
ＤＭＡ制御部２により、上記転送元アドレスレジスタに
次のサーチすべきアドレスがセットされ、そのサーチす
べきアドレスを指定したデータを、アドレスバス２９上
に送出し、以下引き続き読み込み動作を行なう（書き込
みサイクルは発生しない。故にデータサーチ処理動作で
は転送先アドレスレジスタ５は使用しない）。また、上
述のデータ比較において、データレジスタ６と比較デー
タレジスタ８とのデータが一致している場合、比較回路
７はＤＭＡ制御部２へデータ一致信号を送出し、これを
受信したＤＭＡ制御部２はデータサーチ処理を終了す
る。
【００１６】データサーチ処理終了後、ＤＭＡ制御部２
はＣＰＵ２１に、データサーチ処理完了信号を送出す
る。この完了信号を受信したＣＰＵ２１は、アドレスバ
ス２９、データバス３０の解放を終了し、再びアドレス
バス２９とデータバス３０を使用して制御動作を行な
う。ＣＰＵ２１は、ＤＭＡ回路によるサーチ処理終了
後、プログラムにより、転送元アドレスレジスタに格納
されたアドレスデータを読み出すことで、どのアドレス
で一致が検出されたかを知る事ができる。
はＣＰＵ２１に、データサーチ処理完了信号を送出す
る。この完了信号を受信したＣＰＵ２１は、アドレスバ
ス２９、データバス３０の解放を終了し、再びアドレス
バス２９とデータバス３０を使用して制御動作を行な
う。ＣＰＵ２１は、ＤＭＡ回路によるサーチ処理終了
後、プログラムにより、転送元アドレスレジスタに格納
されたアドレスデータを読み出すことで、どのアドレス
で一致が検出されたかを知る事ができる。
【００１７】以上のように、ＤＭＡ回路１は、比較デー
タレジスタ８に設定されたデータと同じデータを読み込
むまで、繰り返し、読み込み動作を行なうため、結果と
して、データサーチ処理を行なうことになり、データサ
ーチを短時間で処理する事が可能となる。
タレジスタ８に設定されたデータと同じデータを読み込
むまで、繰り返し、読み込み動作を行なうため、結果と
して、データサーチ処理を行なうことになり、データサ
ーチを短時間で処理する事が可能となる。
【００１８】尚、データサーチ時に、比較回路にてデー
タが一致していない場合、転送語数カウンタに設定され
ているデータから１を引く。よって、全く一致しない場
合には、転送語数カウンタに設定されているサーチ語数
が０になるまでデータサーチ処理を行なう。
タが一致していない場合、転送語数カウンタに設定され
ているデータから１を引く。よって、全く一致しない場
合には、転送語数カウンタに設定されているサーチ語数
が０になるまでデータサーチ処理を行なう。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
ればＤＭＡ回路に、ＤＭＡ転送動作を行なうか又読込み
動作のみを行なうかを選択する切換回路と、比較回路
と、比較データレジスタとを設けることにより、データ
サーチ処理を高速に行なう事ができる。
ればＤＭＡ回路に、ＤＭＡ転送動作を行なうか又読込み
動作のみを行なうかを選択する切換回路と、比較回路
と、比較データレジスタとを設けることにより、データ
サーチ処理を高速に行なう事ができる。
【図１】本発明の一実施例のＤＭＡ回路の構成図であ
る。
る。
【図２】同実施例のＤＭＡ回路を備えたワンチップマイ
クロコンピュータの構成図である。
クロコンピュータの構成図である。
【図３】従来のＤＭＡ回路を備えたワンチップマイクロ
コンピュータの構成図である。
コンピュータの構成図である。
１ ＤＭＡ回路 ２ ＤＭＡ制御部 ３ 転送語数カウンタ ４ 転送元アドレスレジスタ ５ 転送先アドレスレジスタ ６ データレジスタ ７ 比較回路 ８ 比較データレジスタ ９ 切換回路
Claims (2)
- 【請求項１】 ＣＰＵを介さずにＤＭＡ転送動作を制御
する制御部と、転送したデータの語数をカウントするカ
ウント部と、上記データの転送元アドレスを保持する第
１レジスタ部と、上記データの転送先アドレスを保持す
る第２レジスタ部と、上記転送元アドレスからのデータ
を保持する第３レジスタ部と、上記データのＤＭＡ転送
動作を行なうか又は上記データの読み込み動作のみを行
なうかを選択する切換部とを有するＤＭＡ回路。 - 【請求項２】 請求項１に記載のＤＭＡ回路において、
予め設定されたサーチデータを保持する第４レジスタ部
と、上記第３レジスタ部からのデータと上記第４レジス
タ部からのデータとを比較し、上記２つのデータが不一
致の場合、データの読み込み動作を行ない、一致した場
合、データの読み込み動作を終了する比較回路部とを有
するＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05293129A JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Ｄｍａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05293129A JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Ｄｍａ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146839A true JPH07146839A (ja) | 1995-06-06 |
| JP3096382B2 JP3096382B2 (ja) | 2000-10-10 |
Family
ID=17790799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05293129A Expired - Fee Related JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Ｄｍａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3096382B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014089758A (ja) * | 2010-09-21 | 2014-05-15 | Mitsubishi Electric Corp | データ読出装置 |
| JP2016063606A (ja) * | 2014-09-17 | 2016-04-25 | 株式会社リコー | モータ駆動制御装置、モータ駆動制御方法、およびプログラム |
-
1993
- 1993-11-24 JP JP05293129A patent/JP3096382B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014089758A (ja) * | 2010-09-21 | 2014-05-15 | Mitsubishi Electric Corp | データ読出装置 |
| JP2016063606A (ja) * | 2014-09-17 | 2016-04-25 | 株式会社リコー | モータ駆動制御装置、モータ駆動制御方法、およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3096382B2 (ja) | 2000-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5630172A (en) | Data transfer control apparatus wherein an externally set value is compared to a transfer count with a comparison of the count values causing a transfer of bus use right | |
| JPH04363746A (ja) | Ｄｍａ機能を有するマイクロコンピュータシステム | |
| JP3096382B2 (ja) | Ｄｍａ回路 | |
| US5561818A (en) | Microprocessor and data processing system for data transfer using a register file | |
| JPH05282242A (ja) | バス制御方式 | |
| JPH05165761A (ja) | Ｄｍａコントローラ | |
| JPH06348644A (ja) | Ｄｍａ回路 | |
| JPH06175911A (ja) | メモリ制御方式 | |
| JPH08287003A (ja) | Ｄｍａコントローラ | |
| JP2594611B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JP2814849B2 (ja) | 通信制御装置 | |
| JPH06348645A (ja) | Ｄｍａ回路 | |
| JPH04123160A (ja) | 受信データ処理システム | |
| JPH06214939A (ja) | Ｄｍａコントローラ | |
| JPH0355642A (ja) | メモリー制御方式 | |
| JPH06195297A (ja) | Ｄｍａ回路 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH04369065A (ja) | ダイレクトメモリアクセスコントローラ | |
| JPH10224410A (ja) | データ転送方式 | |
| JPH09160786A (ja) | マイクロプロセッサ | |
| JPH0322071A (ja) | データ転送処理回路 | |
| JPH0944459A (ja) | ネットワーク装置 | |
| JPS5920030A (ja) | 入出力命令制御方式 | |
| JPH01108665A (ja) | Ｄｍａ転送制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070804 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20090804 |
|
| LAPS | Cancellation because of no payment of annual fees |