JP3096382B2 - Dma回路 - Google Patents
Dma回路Info
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- JP3096382B2 JP3096382B2 JP05293129A JP29312993A JP3096382B2 JP 3096382 B2 JP3096382 B2 JP 3096382B2 JP 05293129 A JP05293129 A JP 05293129A JP 29312993 A JP29312993 A JP 29312993A JP 3096382 B2 JP3096382 B2 JP 3096382B2
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Description
【0001】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータに内蔵、又は、マイクロコンピュータ等に接
続されているダイレクト・メモリ・アクセス(以下「D
MA」という。)回路に関するものである。
ンピュータに内蔵、又は、マイクロコンピュータ等に接
続されているダイレクト・メモリ・アクセス(以下「D
MA」という。)回路に関するものである。
【0002】
【従来の技術】図3は従来のDMA回路を備えたワンチ
ップマイクロコンピュータの構成を示す図である。以
下、図3を参照しながら従来のDMA回路11を備えた
ワンチップマイクロコンピュータの構成を説明する。
ップマイクロコンピュータの構成を示す図である。以
下、図3を参照しながら従来のDMA回路11を備えた
ワンチップマイクロコンピュータの構成を説明する。
【0003】図3に示すワンチップマイクロコンピュー
タは、データの処理、制御等を行なうCPU21と、C
PU21で実行する制御プログラムや制御定数等を書き
込んでおくROM22と、処理データ等を書き込むRA
M23と、タイマやデータの直列伝送を行なうSIO等
を備えた機能ブロック24と、外部データの入出力を行
なう入出力ポート25と、CPU21を介さず直接デー
タの転送を行なうDMA回路11とを備えている。ま
た、DMA回路11は、CPU21を介さないデータ転
送であるDMA転送によるデータの転送動作を制御する
DMA制御部12と、転送されるデータの語数をカウン
トする転送語数カウンタ13と、上記転送されるデータ
が格納されているアドレス(RAM等)を指定する転送
元アドレスレジスタ14と、上記転送されるデータの転
送先アドレス(RAM等)を指定する転送先アドレスレ
ジスタ15と、上記転送されるデータを一時保持するデ
ータレジスタ16とを備えている。
タは、データの処理、制御等を行なうCPU21と、C
PU21で実行する制御プログラムや制御定数等を書き
込んでおくROM22と、処理データ等を書き込むRA
M23と、タイマやデータの直列伝送を行なうSIO等
を備えた機能ブロック24と、外部データの入出力を行
なう入出力ポート25と、CPU21を介さず直接デー
タの転送を行なうDMA回路11とを備えている。ま
た、DMA回路11は、CPU21を介さないデータ転
送であるDMA転送によるデータの転送動作を制御する
DMA制御部12と、転送されるデータの語数をカウン
トする転送語数カウンタ13と、上記転送されるデータ
が格納されているアドレス(RAM等)を指定する転送
元アドレスレジスタ14と、上記転送されるデータの転
送先アドレス(RAM等)を指定する転送先アドレスレ
ジスタ15と、上記転送されるデータを一時保持するデ
ータレジスタ16とを備えている。
【0004】次に、図3を参照して従来のDMA動作に
ついて説明する。まず、予めDMA転送を開始する前
に、転送語数カウンタ13には、転送するデータの語数
が、CPU21によりセットされる。同様に、転送元ア
ドレスレジスタ14には転送されるデータの格納されて
いるアドレスと、転送先アドレスレジスタ15にはデー
タ転送先のアドレスが、CPU21によりセットされて
いる。次に、DMA転送モードに入る際には、DMA制
御部12は、CPU21に対して、アドレスバス29と
データバス30の解放の要求信号を送出する。そして、
CPU21は上記要求信号を受信し、アドレスバス29
とデータバス30を解放できる場合、DMA制御部12
に許可信号を送出するとともに、アドレスバス29とデ
ータバス30を解放する。次に、転送元アドレスレジス
タ14は、セットされている転送元アドレスをアドレス
バス29上に送出し、該アドレスを有するメモリ等が、
指定されたアドレスに格納されているデータをデータバ
ス30上に送出する。そして、データレジスタ16は、
上記メモリ等からデータバス30に送出されたデータを
読み込み記憶する。また、転送先アドレスレジスタ15
は、セットされている転送先アドレスをアドレスバス2
9上に送出し、上記指定されたアドレスを有するメモリ
等がデータの書き込み状態になる。そして、データレジ
スタ16に書き込まれたデータはデータバス30上に送
出され、上記指定されたアドレスを有するメモリ等の指
定されたアドレスに書き込まれる。以上の動作により、
1語数のデータ転送が完了する。転送語数カウンタ13
に設定されているデータから1を引き、この転送語数カ
ウンタ13の値を更新する。
ついて説明する。まず、予めDMA転送を開始する前
に、転送語数カウンタ13には、転送するデータの語数
が、CPU21によりセットされる。同様に、転送元ア
ドレスレジスタ14には転送されるデータの格納されて
いるアドレスと、転送先アドレスレジスタ15にはデー
タ転送先のアドレスが、CPU21によりセットされて
いる。次に、DMA転送モードに入る際には、DMA制
御部12は、CPU21に対して、アドレスバス29と
データバス30の解放の要求信号を送出する。そして、
CPU21は上記要求信号を受信し、アドレスバス29
とデータバス30を解放できる場合、DMA制御部12
に許可信号を送出するとともに、アドレスバス29とデ
ータバス30を解放する。次に、転送元アドレスレジス
タ14は、セットされている転送元アドレスをアドレス
バス29上に送出し、該アドレスを有するメモリ等が、
指定されたアドレスに格納されているデータをデータバ
ス30上に送出する。そして、データレジスタ16は、
上記メモリ等からデータバス30に送出されたデータを
読み込み記憶する。また、転送先アドレスレジスタ15
は、セットされている転送先アドレスをアドレスバス2
9上に送出し、上記指定されたアドレスを有するメモリ
等がデータの書き込み状態になる。そして、データレジ
スタ16に書き込まれたデータはデータバス30上に送
出され、上記指定されたアドレスを有するメモリ等の指
定されたアドレスに書き込まれる。以上の動作により、
1語数のデータ転送が完了する。転送語数カウンタ13
に設定されているデータから1を引き、この転送語数カ
ウンタ13の値を更新する。
【0005】その後、転送語数カウンタ13の値が0で
ない場合、DMA制御部12は、転送先アドレスレジス
タ15と転送元アドレスレジスタ14に次の転送情報を
セットする。その後、上述の転送動作を繰り返し、1語
数の転送が終了するごとに、転送語数カウンタ13の値
より1を減算する。そして、転送語数カウンタ13の値
が0になるまで、この動作を繰り返し、データ転送終了
後、DMA制御部12は、CPU21にDMA転送の完
了信号を送出する。この完了信号を受信したCPU21
は、アドレスバス29とデータバス30の解放を終了
し、再びアドレスバス29とデータバス30を使用して
制御動作を行なう。
ない場合、DMA制御部12は、転送先アドレスレジス
タ15と転送元アドレスレジスタ14に次の転送情報を
セットする。その後、上述の転送動作を繰り返し、1語
数の転送が終了するごとに、転送語数カウンタ13の値
より1を減算する。そして、転送語数カウンタ13の値
が0になるまで、この動作を繰り返し、データ転送終了
後、DMA制御部12は、CPU21にDMA転送の完
了信号を送出する。この完了信号を受信したCPU21
は、アドレスバス29とデータバス30の解放を終了
し、再びアドレスバス29とデータバス30を使用して
制御動作を行なう。
【0006】
【発明が解決しようとする課題】しかしながら、メモリ
(RAM等)などからのデータのサーチを行ないたい場
合、ある特定範囲内のアドレスのデータを読み込み、サ
ーチしたいデータとの比較を繰り返し行なうという繰り
返し動作であるにもかかわらずDMA等のハードウエア
が利用できない為、従来、データサーチ処理はプログラ
ムで行なわなければならず、処理に時間を要していた。
(RAM等)などからのデータのサーチを行ないたい場
合、ある特定範囲内のアドレスのデータを読み込み、サ
ーチしたいデータとの比較を繰り返し行なうという繰り
返し動作であるにもかかわらずDMA等のハードウエア
が利用できない為、従来、データサーチ処理はプログラ
ムで行なわなければならず、処理に時間を要していた。
【0007】本発明の目的は、メモリ等のデータの中に
サーチしたいデータがある場合、DMA回路を利用して
高速にデータサーチ処理が可能なDMA回路を提供する
ことにある。
サーチしたいデータがある場合、DMA回路を利用して
高速にデータサーチ処理が可能なDMA回路を提供する
ことにある。
【0008】
【課題を解決するための手段】本発明のDMA回路は、
CPUを介さずデータの転送を行なうDMA転送動作を
制御する制御部と、転送した上記データの語数をカウン
トするカウンタ部と、、上記データの転送元アドレスを
保持する第1レジスタ部と、上記データの転送先アドレ
スを保持する第2レジスタ部とを有するDMA回路にお
いて、上記転送元アドレスからのデータを保持する第3
レジスタ部と、上記データのDMA転送動作を行うか又
は上記データの読み込み動作のみを行なうかを選択する
切換部と、予め設定されたサーチ用データを保持する第
4レジスタ部と、上記第3レジスタ部からのデータと上
記第4レジスタ部からのデータとを比較する比較回路部
とを有することを特徴とするものである。
CPUを介さずデータの転送を行なうDMA転送動作を
制御する制御部と、転送した上記データの語数をカウン
トするカウンタ部と、、上記データの転送元アドレスを
保持する第1レジスタ部と、上記データの転送先アドレ
スを保持する第2レジスタ部とを有するDMA回路にお
いて、上記転送元アドレスからのデータを保持する第3
レジスタ部と、上記データのDMA転送動作を行うか又
は上記データの読み込み動作のみを行なうかを選択する
切換部と、予め設定されたサーチ用データを保持する第
4レジスタ部と、上記第3レジスタ部からのデータと上
記第4レジスタ部からのデータとを比較する比較回路部
とを有することを特徴とするものである。
【0009】
【作用】本発明のDMA回路において、データのサーチ
動作を行なう場合、DMA制御部により切換部はデータ
の読込み動作のみを行なう様選択され、カウンタ部であ
る転送語数カウンタと、第1レジスタ部である転送元ア
ドレスレジスタと、第4レジスタ部である比較データレ
ジスタに、サーチすべき情報が設定される。上記転送元
アドレスレジスタからアドレスバス上に、サーチ開始元
データの格納されているアドレスが送信される。この指
定されたアドレスを有するメモリ等から、データバス上
にデータが送信される。このデータをデータレジスタが
読み込む。その後、上記データレジスタに読み込まれた
データと、比較データレジスタに設定されたデータと
が、比較回路部によって比較される。上記2つのデータ
が一致していなければ、DMA制御部により、上記転送
元アドレスレジスタには次のサーチ元のアドレスがセッ
トされ、次の読み込み動作へと移る。データが一致して
いる場合には、上記動作を行なわない。これにより、上
記比較データレジスタに設定されたデータのサーチ処理
を行なう。
動作を行なう場合、DMA制御部により切換部はデータ
の読込み動作のみを行なう様選択され、カウンタ部であ
る転送語数カウンタと、第1レジスタ部である転送元ア
ドレスレジスタと、第4レジスタ部である比較データレ
ジスタに、サーチすべき情報が設定される。上記転送元
アドレスレジスタからアドレスバス上に、サーチ開始元
データの格納されているアドレスが送信される。この指
定されたアドレスを有するメモリ等から、データバス上
にデータが送信される。このデータをデータレジスタが
読み込む。その後、上記データレジスタに読み込まれた
データと、比較データレジスタに設定されたデータと
が、比較回路部によって比較される。上記2つのデータ
が一致していなければ、DMA制御部により、上記転送
元アドレスレジスタには次のサーチ元のアドレスがセッ
トされ、次の読み込み動作へと移る。データが一致して
いる場合には、上記動作を行なわない。これにより、上
記比較データレジスタに設定されたデータのサーチ処理
を行なう。
【0010】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【0011】図1は本発明の一実施例のDMA回路の構
成を示す図であり、図2は同実施例のDMA回路を備え
たワンチップマイクロコンピュータの構成を示す図であ
る。
成を示す図であり、図2は同実施例のDMA回路を備え
たワンチップマイクロコンピュータの構成を示す図であ
る。
【0012】まず、図1を参照しながら同実施例のDM
A回路の構成を説明する。
A回路の構成を説明する。
【0013】本発明に係るDMA回路1は、DMA転送
によるデータの転送動作を制御するDMA制御部2と、
転送するデータの語数をカウントする転送語数カウンタ
3と、転送するデータが格納されているアドレスを指定
する転送元アドレスレジスタ4と、この転送されるデー
タの転送先アドレスを指定する転送先アドレスレジスタ
5と、データバス30上に送出された転送データを読み
込むデータレジスタ6と、サーチすべきデータが設定さ
れる比較データレジスタ8と、データレジスタ6と比較
データレジスタ8とのデータ比較を行なう比較回路7
と、データのDMA転送動作を行なうか又はデータの読
み込み動作のみを行なうかを選択する切換回路9とを備
えていることを特徴とする。
によるデータの転送動作を制御するDMA制御部2と、
転送するデータの語数をカウントする転送語数カウンタ
3と、転送するデータが格納されているアドレスを指定
する転送元アドレスレジスタ4と、この転送されるデー
タの転送先アドレスを指定する転送先アドレスレジスタ
5と、データバス30上に送出された転送データを読み
込むデータレジスタ6と、サーチすべきデータが設定さ
れる比較データレジスタ8と、データレジスタ6と比較
データレジスタ8とのデータ比較を行なう比較回路7
と、データのDMA転送動作を行なうか又はデータの読
み込み動作のみを行なうかを選択する切換回路9とを備
えていることを特徴とする。
【0014】次に、図2を参照しながら、データのサー
チ機能を有したDMA回路の動作について説明する。
チ機能を有したDMA回路の動作について説明する。
【0015】DMA回路によりサーチ処理を開始する前
に、あらかじめCPU21により、転送語数カウンタ
3、転送元アドレスレジスタ4と、比較データレジスタ
8とには、それぞれ、データサーチ語数、サーチされる
データの格納されているアドレス、サーチすべきデータ
が設定されており、切換回路9はデータ読み込み動作の
みを行なう様、選択されている。まず、DMA回路によ
るサーチ処理モードに入ろうとする時、DMA制御部2
は、CPU21に対してアドレスバス29とデータバス
30の解放の要求信号を送出する。CPU21はこの要
求信号を受信し、アドレスバス29とデータバス30を
解放できる場合、DMA制御部2に許可信号を送出する
とともに、アドレスバス29とデータバス30を解放す
る。次に、転送元アドレスレジスタ4は、セットされて
いるサーチすべきアドレスをアドレスバス29上に送出
し、該転送元アドレスレジスタ4から送信されたデータ
で指定されているアドレスを有するメモリ等が、指定さ
れたアドレスに格納しているデータをデータバス30上
に送信する。該メモリ等からデータバス30上に送信さ
れたデータを、データレジスタ6が読み込み、記憶す
る。次に、比較回路7がデータレジスタ6のデータと比
較データレジスタ8のデータとの比較を行ない、上記2
つのデータが一致していない場合、次のサイクルでは、
DMA制御部2により、上記転送元アドレスレジスタに
次のサーチすべきアドレスがセットされ、そのサーチす
べきアドレスを指定したデータを、アドレスバス29上
に送出し、以下引き続き読み込み動作を行なう(書き込
みサイクルは発生しない。故にデータサーチ処理動作で
は転送先アドレスレジスタ5は使用しない)。また、上
述のデータ比較において、データレジスタ6と比較デー
タレジスタ8とのデータが一致している場合、比較回路
7はDMA制御部2へデータ一致信号を送出し、これを
受信したDMA制御部2はデータサーチ処理を終了す
る。
に、あらかじめCPU21により、転送語数カウンタ
3、転送元アドレスレジスタ4と、比較データレジスタ
8とには、それぞれ、データサーチ語数、サーチされる
データの格納されているアドレス、サーチすべきデータ
が設定されており、切換回路9はデータ読み込み動作の
みを行なう様、選択されている。まず、DMA回路によ
るサーチ処理モードに入ろうとする時、DMA制御部2
は、CPU21に対してアドレスバス29とデータバス
30の解放の要求信号を送出する。CPU21はこの要
求信号を受信し、アドレスバス29とデータバス30を
解放できる場合、DMA制御部2に許可信号を送出する
とともに、アドレスバス29とデータバス30を解放す
る。次に、転送元アドレスレジスタ4は、セットされて
いるサーチすべきアドレスをアドレスバス29上に送出
し、該転送元アドレスレジスタ4から送信されたデータ
で指定されているアドレスを有するメモリ等が、指定さ
れたアドレスに格納しているデータをデータバス30上
に送信する。該メモリ等からデータバス30上に送信さ
れたデータを、データレジスタ6が読み込み、記憶す
る。次に、比較回路7がデータレジスタ6のデータと比
較データレジスタ8のデータとの比較を行ない、上記2
つのデータが一致していない場合、次のサイクルでは、
DMA制御部2により、上記転送元アドレスレジスタに
次のサーチすべきアドレスがセットされ、そのサーチす
べきアドレスを指定したデータを、アドレスバス29上
に送出し、以下引き続き読み込み動作を行なう(書き込
みサイクルは発生しない。故にデータサーチ処理動作で
は転送先アドレスレジスタ5は使用しない)。また、上
述のデータ比較において、データレジスタ6と比較デー
タレジスタ8とのデータが一致している場合、比較回路
7はDMA制御部2へデータ一致信号を送出し、これを
受信したDMA制御部2はデータサーチ処理を終了す
る。
【0016】データサーチ処理終了後、DMA制御部2
はCPU21に、データサーチ処理完了信号を送出す
る。この完了信号を受信したCPU21は、アドレスバ
ス29、データバス30の解放を終了し、再びアドレス
バス29とデータバス30を使用して制御動作を行な
う。CPU21は、DMA回路によるサーチ処理終了
後、プログラムにより、転送元アドレスレジスタに格納
されたアドレスデータを読み出すことで、どのアドレス
で一致が検出されたかを知る事ができる。
はCPU21に、データサーチ処理完了信号を送出す
る。この完了信号を受信したCPU21は、アドレスバ
ス29、データバス30の解放を終了し、再びアドレス
バス29とデータバス30を使用して制御動作を行な
う。CPU21は、DMA回路によるサーチ処理終了
後、プログラムにより、転送元アドレスレジスタに格納
されたアドレスデータを読み出すことで、どのアドレス
で一致が検出されたかを知る事ができる。
【0017】以上のように、DMA回路1は、比較デー
タレジスタ8に設定されたデータと同じデータを読み込
むまで、繰り返し、読み込み動作を行なうため、結果と
して、データサーチ処理を行なうことになり、データサ
ーチを短時間で処理する事が可能となる。
タレジスタ8に設定されたデータと同じデータを読み込
むまで、繰り返し、読み込み動作を行なうため、結果と
して、データサーチ処理を行なうことになり、データサ
ーチを短時間で処理する事が可能となる。
【0018】尚、データサーチ時に、比較回路にてデー
タが一致していない場合、転送語数カウンタに設定され
ているデータから1を引く。よって、全く一致しない場
合には、転送語数カウンタに設定されているサーチ語数
が0になるまでデータサーチ処理を行なう。
タが一致していない場合、転送語数カウンタに設定され
ているデータから1を引く。よって、全く一致しない場
合には、転送語数カウンタに設定されているサーチ語数
が0になるまでデータサーチ処理を行なう。
【0019】
【発明の効果】以上詳細に説明したように、本発明によ
ればDMA回路に、DMA転送動作を行なうか又読込み
動作のみを行なうかを選択する切換回路と、比較回路
と、比較データレジスタとを設けることにより、データ
サーチ処理を高速に行なう事ができる。
ればDMA回路に、DMA転送動作を行なうか又読込み
動作のみを行なうかを選択する切換回路と、比較回路
と、比較データレジスタとを設けることにより、データ
サーチ処理を高速に行なう事ができる。
【図1】本発明の一実施例のDMA回路の構成図であ
る。
る。
【図2】同実施例のDMA回路を備えたワンチップマイ
クロコンピュータの構成図である。
クロコンピュータの構成図である。
【図3】従来のDMA回路を備えたワンチップマイクロ
コンピュータの構成図である。
コンピュータの構成図である。
1 DMA回路 2 DMA制御部 3 転送語数カウンタ 4 転送元アドレスレジスタ 5 転送先アドレスレジスタ 6 データレジスタ 7 比較回路 8 比較データレジスタ 9 切換回路
Claims (1)
- 【請求項1】 CPUを介さずにDMA転送動作を制御
する制御部と、転送したデータの語数をカウントするカ
ウント部と、上記データの転送元アドレスを保持する第
1レジスタ部と、上記データの転送先アドレスを保持す
る第2レジスタ部と、上記転送元アドレスからのデータ
を保持する第3レジスタ部と、予め設定されたサーチデ
ータを保持する第4レジスタ部と、上記データを転送元
アドレスから読み込み転送先アドレスへ書き込むDMA
転送動作を行なうか又は上記データを転送元アドレスか
ら読み込む読み込み動作のみを行なうかを選択する切換
部と、上記第3レジスタ部からのデータと上記第4レジ
スタ部からのデータとを比較し、上記2つのデータが不
一致の場合、データの読み込み動作を行ない、一致した
場合、データの読み込み動作を終了する比較回路部とを
有することを特徴とするDMA回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05293129A JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Dma回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05293129A JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Dma回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07146839A JPH07146839A (ja) | 1995-06-06 |
JP3096382B2 true JP3096382B2 (ja) | 2000-10-10 |
Family
ID=17790799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05293129A Expired - Fee Related JP3096382B2 (ja) | 1993-11-24 | 1993-11-24 | Dma回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3096382B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103119573A (zh) * | 2010-09-21 | 2013-05-22 | 三菱电机株式会社 | Dma控制器以及数据读出装置 |
JP6488603B2 (ja) * | 2014-09-17 | 2019-03-27 | 株式会社リコー | モータ駆動制御装置、モータ駆動制御方法、およびプログラム |
-
1993
- 1993-11-24 JP JP05293129A patent/JP3096382B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH07146839A (ja) | 1995-06-06 |
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Legal Events
Date | Code | Title | Description |
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