JPH06348644A - Ｄｍａ回路 - Google Patents
Ｄｍａ回路Info
- Publication number
- JPH06348644A JPH06348644A JP13612693A JP13612693A JPH06348644A JP H06348644 A JPH06348644 A JP H06348644A JP 13612693 A JP13612693 A JP 13612693A JP 13612693 A JP13612693 A JP 13612693A JP H06348644 A JPH06348644 A JP H06348644A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- register
- address
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 ＤＭＡ回路１は、ＤＭＡ制御部２、転送語数
カウンタ３、転送元アドレスレジスタ４、転送先アドレ
スレジスタ５、データレジスタ６の他に、予め、転送不
要データが設定された比較データレジスタ８と、データ
レジスタ６からのデータと比較データレジスタ８からの
データを比較する比較回路７とを備えている。 【効果】 データ削除動作を伴った、データ転送を従来
より高速に行うことができる。
カウンタ３、転送元アドレスレジスタ４、転送先アドレ
スレジスタ５、データレジスタ６の他に、予め、転送不
要データが設定された比較データレジスタ８と、データ
レジスタ６からのデータと比較データレジスタ８からの
データを比較する比較回路７とを備えている。 【効果】 データ削除動作を伴った、データ転送を従来
より高速に行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップマイクロコ
ンピュータに内蔵されている、マイクロコンピュータに
接続されている等のダイレクト・メモリ・アクセス（以
下、「ＤＭＡ」という。）回路に関するものである。
ンピュータに内蔵されている、マイクロコンピュータに
接続されている等のダイレクト・メモリ・アクセス（以
下、「ＤＭＡ」という。）回路に関するものである。
【０００２】
【従来の技術】図３は、従来のＤＭＡ回路を備えたワン
チップマイクロコンピュータの構成を示す図である。
チップマイクロコンピュータの構成を示す図である。
【０００３】以下、図３を参照しながら、従来のＤＭＡ
回路１１を備えたワンチップマイクロコンピュータの構
成を説明する。
回路１１を備えたワンチップマイクロコンピュータの構
成を説明する。
【０００４】図３に示すワンチップマイクロコンピュー
タは、データの処理、制御等を行うＣＰＵ２１と、ＣＰ
Ｕ２１で実行する制御プログラムや制御定数等を書き込
んでおくＲＯＭ２２と、処理データ等を書き込むＲＡＭ
２３と、タイマやデータの直列伝送を行うＳＩＯ等を備
えた機能ブロック２４と、外部データの入出力を行う入
出力ポート２５と、ＣＰＵ２１を介さず直接データの転
送を行うＤＭＡ回路１１とを備えている。
タは、データの処理、制御等を行うＣＰＵ２１と、ＣＰ
Ｕ２１で実行する制御プログラムや制御定数等を書き込
んでおくＲＯＭ２２と、処理データ等を書き込むＲＡＭ
２３と、タイマやデータの直列伝送を行うＳＩＯ等を備
えた機能ブロック２４と、外部データの入出力を行う入
出力ポート２５と、ＣＰＵ２１を介さず直接データの転
送を行うＤＭＡ回路１１とを備えている。
【０００５】また、ＤＭＡ回路１１は、ＣＰＵ２１を介
さないデータ転送であるＤＭＡ転送による、データの転
送動作を制御するＤＭＡ制御部１２と、転送されるデー
タの語数をカウントする転送語数カウンタ１３と、上記
転送されるデータが格納されているアドレス（ＲＡＭ
等）を指定する転送元アドレスレジスタ１４と、上記転
送されるデータの転送先アドレス（ＲＡＭ等）を指定す
る転送先アドレスレジスタ１５と、上記転送されるデー
タを一時保持するデータレジスタ１６とを備えている。
さないデータ転送であるＤＭＡ転送による、データの転
送動作を制御するＤＭＡ制御部１２と、転送されるデー
タの語数をカウントする転送語数カウンタ１３と、上記
転送されるデータが格納されているアドレス（ＲＡＭ
等）を指定する転送元アドレスレジスタ１４と、上記転
送されるデータの転送先アドレス（ＲＡＭ等）を指定す
る転送先アドレスレジスタ１５と、上記転送されるデー
タを一時保持するデータレジスタ１６とを備えている。
【０００６】次に、図３を参照して、従来のＤＭＡ転送
動作について説明する。
動作について説明する。
【０００７】まず、予め、ＤＭＡ転送を開始する前に、
転送語数カウンタ１３には、転送するデータの語数がＤ
ＭＡ制御部１２によりセットされる。同様に、転送元ア
ドレスレジスタ１４には、転送されるデータの格納され
ているアドレスと、転送先アドレスレジスタ１５にはデ
ータ転送先のアドレスが、ＤＭＡ制御部１２によりセッ
トされる。
転送語数カウンタ１３には、転送するデータの語数がＤ
ＭＡ制御部１２によりセットされる。同様に、転送元ア
ドレスレジスタ１４には、転送されるデータの格納され
ているアドレスと、転送先アドレスレジスタ１５にはデ
ータ転送先のアドレスが、ＤＭＡ制御部１２によりセッ
トされる。
【０００８】次に、ＤＭＡ転送モードに入る際には、Ｄ
ＭＡ制御部１２は、ＣＰＵ２１に対してアドレスバス２
９とデータバス３０の解放の要求信号を送出する。そし
て、ＣＰＵ２１は、上記要求信号を受信し、アドレスバ
ス２９とデータバス３０を解放できる場合、ＤＭＡ制御
部１２に許可信号を送出するとともに、アドレスバス２
９とデータバス３０を解放する。
ＭＡ制御部１２は、ＣＰＵ２１に対してアドレスバス２
９とデータバス３０の解放の要求信号を送出する。そし
て、ＣＰＵ２１は、上記要求信号を受信し、アドレスバ
ス２９とデータバス３０を解放できる場合、ＤＭＡ制御
部１２に許可信号を送出するとともに、アドレスバス２
９とデータバス３０を解放する。
【０００９】次に、転送元アドレスレジスタ１４は、セ
ットされている転送元アドレスをアドレスバス２９上に
送出し、該アドレスを有するメモリ等が、指定されたア
ドレスに格納されているデータをデータバス３０上に送
出する。そして、データレジスタ１６は、上記メモリ等
からデータバス３０上に送出されたデータを読み込み、
記憶する。
ットされている転送元アドレスをアドレスバス２９上に
送出し、該アドレスを有するメモリ等が、指定されたア
ドレスに格納されているデータをデータバス３０上に送
出する。そして、データレジスタ１６は、上記メモリ等
からデータバス３０上に送出されたデータを読み込み、
記憶する。
【００１０】また、転送先アドレスレジスタ１５は、セ
ットされている転送先アドレスをアドレスバス２９上に
送出し、上記指定されたアドレスを有するメモリ等が、
データの書き込み状態になる。そして、データレジスタ
１６に書き込まれたデータは、データバス３０上に送出
され、上記指定されたアドレスを有するメモリ等の指定
されたアドレスに書き込まれる。
ットされている転送先アドレスをアドレスバス２９上に
送出し、上記指定されたアドレスを有するメモリ等が、
データの書き込み状態になる。そして、データレジスタ
１６に書き込まれたデータは、データバス３０上に送出
され、上記指定されたアドレスを有するメモリ等の指定
されたアドレスに書き込まれる。
【００１１】以上の動作により１語数のデータ転送が完
了する。転送語数カウンタ１３に設定されているデータ
から１を引き、この転送語数カウンタ１３の値を更新す
る。その後、転送語数カウンタ１３の値が０でない場
合、ＤＭＡ制御部１２は、転送先アドレスレジスタ１５
と転送元アドレスレジスタ１４に、次の転送情報をセッ
トする。その後、上述の転送動作を繰り返し、１語数の
転送が終了するごとに転送語数カウンタ１３の値より１
を減算する。そして、転送語数カウンタ１３の値が０に
なるまでこの動作を繰り返し、データ転送終了後、ＤＭ
Ａ制御部１２は、ＣＰＵ２１にＤＭＡ転送の完了信号を
送出する。この完了信号を受信したＣＰＵ２１は、アド
レスバス２９とデータバス３０の解放を終了し、再びア
ドレスバス２９とデータバス３０を使用して制御動作を
行う。
了する。転送語数カウンタ１３に設定されているデータ
から１を引き、この転送語数カウンタ１３の値を更新す
る。その後、転送語数カウンタ１３の値が０でない場
合、ＤＭＡ制御部１２は、転送先アドレスレジスタ１５
と転送元アドレスレジスタ１４に、次の転送情報をセッ
トする。その後、上述の転送動作を繰り返し、１語数の
転送が終了するごとに転送語数カウンタ１３の値より１
を減算する。そして、転送語数カウンタ１３の値が０に
なるまでこの動作を繰り返し、データ転送終了後、ＤＭ
Ａ制御部１２は、ＣＰＵ２１にＤＭＡ転送の完了信号を
送出する。この完了信号を受信したＣＰＵ２１は、アド
レスバス２９とデータバス３０の解放を終了し、再びア
ドレスバス２９とデータバス３０を使用して制御動作を
行う。
【００１２】
【発明が解決しょうとする課題】しかしながら、従来の
ＤＭＡ回路１１は転送元のデータを転送先にそのまま送
っていた。このため、ＤＭＡ転送するデータの中に転送
不要のデータが含まれている場合、あらかじめＤＭＡ転
送する前のデータに対して削除処理が必要となり、その
後ＤＭＡ転送を行う必要があり、データ転送はＤＭＡ転
送で高速に行なわれるものの、データ削除処理はプログ
ラムで行うため全体としては時間がかかるデータ転送と
なっていた。
ＤＭＡ回路１１は転送元のデータを転送先にそのまま送
っていた。このため、ＤＭＡ転送するデータの中に転送
不要のデータが含まれている場合、あらかじめＤＭＡ転
送する前のデータに対して削除処理が必要となり、その
後ＤＭＡ転送を行う必要があり、データ転送はＤＭＡ転
送で高速に行なわれるものの、データ削除処理はプログ
ラムで行うため全体としては時間がかかるデータ転送と
なっていた。
【００１３】本発明の目的は、転送データの中に削除し
たいデータがある場合、削除後のデータを高速にデータ
転送が可能なＤＭＡ回路を提供することにある。
たいデータがある場合、削除後のデータを高速にデータ
転送が可能なＤＭＡ回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＤＭＡ回路は、
ＣＰＵを介さずデータの転送を行うＤＭＡ転送動作を制
御する制御部と、転送した上記データの語数をカウント
するカウンタ部と、上記データの転送元アドレスを保持
する第１レジスタ部と、上記データの転送先アドレスを
保持する第２レジスタ部とを有するＤＭＡ回路におい
て、上記転送元アドレスからのデータを保持する第３レ
ジスタ部と、予め設定された転送不要データを保持する
第４レジスタ部と、上記第３レジスタ部からのデータと
上記第４レジスタ部からのデータとを比較し、上記二つ
のデータが不一致の場合にのみ上記データの転送を行う
比較転送部とを有することを特徴とするものである。
ＣＰＵを介さずデータの転送を行うＤＭＡ転送動作を制
御する制御部と、転送した上記データの語数をカウント
するカウンタ部と、上記データの転送元アドレスを保持
する第１レジスタ部と、上記データの転送先アドレスを
保持する第２レジスタ部とを有するＤＭＡ回路におい
て、上記転送元アドレスからのデータを保持する第３レ
ジスタ部と、予め設定された転送不要データを保持する
第４レジスタ部と、上記第３レジスタ部からのデータと
上記第４レジスタ部からのデータとを比較し、上記二つ
のデータが不一致の場合にのみ上記データの転送を行う
比較転送部とを有することを特徴とするものである。
【００１５】
【作用】本発明のＤＭＡ回路においては、カウンタ部で
ある転送語数カウンタと第１レジスタ部である転送元ア
ドレスレジスタと第２レジスタ部である転送先アドレス
レジスタと第４レジスタ部である比較データレジスタに
転送すべき情報が設定される。上記転送元アドレスレジ
スタからアドレスバス上に転送元データの格納されてい
るアドレスが送信される。この指定されたアドレスを有
するメモリ等から、データバス上にデータが送信され
る。このデータをデータレジスタが読み込む。
ある転送語数カウンタと第１レジスタ部である転送元ア
ドレスレジスタと第２レジスタ部である転送先アドレス
レジスタと第４レジスタ部である比較データレジスタに
転送すべき情報が設定される。上記転送元アドレスレジ
スタからアドレスバス上に転送元データの格納されてい
るアドレスが送信される。この指定されたアドレスを有
するメモリ等から、データバス上にデータが送信され
る。このデータをデータレジスタが読み込む。
【００１６】その後、上記データレジスタに読み込まれ
たデータと比較データレジスタに設定されたデータとが
比較回路によって比較され、上記２つのデータが一致し
ていなければ上記転送先アドレスレジスタから上記アド
レスバス上に転送先アドレスが送出され、転送先アドレ
スとして指定されたアドレスを有するメモリ等は上記デ
ータバス上に送出されたデータレジスタのデータをアド
レスに書き込む。データが一致している場合は上記動作
を行なわない。これにより上記比較データレジスタに設
定されたデータを除くデータのみが転送される。
たデータと比較データレジスタに設定されたデータとが
比較回路によって比較され、上記２つのデータが一致し
ていなければ上記転送先アドレスレジスタから上記アド
レスバス上に転送先アドレスが送出され、転送先アドレ
スとして指定されたアドレスを有するメモリ等は上記デ
ータバス上に送出されたデータレジスタのデータをアド
レスに書き込む。データが一致している場合は上記動作
を行なわない。これにより上記比較データレジスタに設
定されたデータを除くデータのみが転送される。
【００１７】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【００１８】図１は、本発明の一実施例のＤＭＡ回路の
構成を示す図であり、図２は同実施例のＤＭＡ回路を備
えたワンチップマイクロコンピュータの構成を示す図で
ある。
構成を示す図であり、図２は同実施例のＤＭＡ回路を備
えたワンチップマイクロコンピュータの構成を示す図で
ある。
【００１９】まず、図１を参照しながら同実施例のＤＭ
Ａ回路１の構成を説明する。
Ａ回路１の構成を説明する。
【００２０】本発明に係るＤＭＡ回路１はＤＭＡ転送に
よるデータの転送動作を制御するＤＭＡ制御部２と、転
送するデータの語数をカウントする転送語数カウンタ３
と、転送するデータの格納されているアドレスを指定す
る転送元アドレスレジスタ４と、この転送されるデータ
の転送先アドレスを指定する転送先アドレスレジスタ５
と、データバス３０上に送出された転送データを読み込
むデータレジスタ６と、削除すべきデータが設定される
比較データレジスタ８と、データレジスタ６と比較デー
タレジスタ８とのデータ比較を行う比較回路７とを備え
ていることを特徴とする。
よるデータの転送動作を制御するＤＭＡ制御部２と、転
送するデータの語数をカウントする転送語数カウンタ３
と、転送するデータの格納されているアドレスを指定す
る転送元アドレスレジスタ４と、この転送されるデータ
の転送先アドレスを指定する転送先アドレスレジスタ５
と、データバス３０上に送出された転送データを読み込
むデータレジスタ６と、削除すべきデータが設定される
比較データレジスタ８と、データレジスタ６と比較デー
タレジスタ８とのデータ比較を行う比較回路７とを備え
ていることを特徴とする。
【００２１】次に、図２を参照しながらデータの削除機
能を有したＤＭＡ転送の動作について説明する。
能を有したＤＭＡ転送の動作について説明する。
【００２２】ＤＭＡ転送を開始する前に、あらかじめＣ
ＰＵ２１により転送語数カウンタ３、転送元アドレスレ
ジスタ４と、転送先アドレスレジスタ５と、比較データ
レジスタ８とには、それぞれデータ転送語数、転送され
るデータの格納されているアドレス、データの転送先の
アドレス、削除すべきデータが設定されている。
ＰＵ２１により転送語数カウンタ３、転送元アドレスレ
ジスタ４と、転送先アドレスレジスタ５と、比較データ
レジスタ８とには、それぞれデータ転送語数、転送され
るデータの格納されているアドレス、データの転送先の
アドレス、削除すべきデータが設定されている。
【００２３】まず、ＤＭＡ転送モードに入ろうとすると
き、ＤＭＡ制御部２は、ＣＰＵ２１に対してアドレスバ
ス２９とデータバス３０の解放の要求信号を送出する。
ＣＰＵ２１は、この要求信号を受信し、アドレスバス２
９とデータバス３０を解放できる場合、ＤＭＡ制御部２
に許可信号を送出するとともに、アドレスバス２９とデ
ータバス３０を解放する。
き、ＤＭＡ制御部２は、ＣＰＵ２１に対してアドレスバ
ス２９とデータバス３０の解放の要求信号を送出する。
ＣＰＵ２１は、この要求信号を受信し、アドレスバス２
９とデータバス３０を解放できる場合、ＤＭＡ制御部２
に許可信号を送出するとともに、アドレスバス２９とデ
ータバス３０を解放する。
【００２４】次に、転送元アドレスレジスタ４は、セッ
トされている転送元アドレスを指定したデータをアドレ
スバス２９上に送出し、該転送先アドレスレジスタ４か
ら送信されたデータで指定されているアドレスを有する
メモリ等が、指定されたアドレスに格納しているデータ
をデータバス３０上に送出する。該メモリ等からデータ
バス３０上に送信されたデータをデータレジスタ６が、
読み込み記憶する。
トされている転送元アドレスを指定したデータをアドレ
スバス２９上に送出し、該転送先アドレスレジスタ４か
ら送信されたデータで指定されているアドレスを有する
メモリ等が、指定されたアドレスに格納しているデータ
をデータバス３０上に送出する。該メモリ等からデータ
バス３０上に送信されたデータをデータレジスタ６が、
読み込み記憶する。
【００２５】次に、比較回路７が、データレジスタ６の
データと比較データレジスタ８のデータのと比較を行な
い、上記２つのデータが一致していない場合、次のサイ
フルでは転送先アドレスレジスタ５はセットされている
転送先アドレスを指定したデータをアドレスバス２９上
に送信する。このときは、この指定されたアドレスを有
するメモリ等は書き込み状態になっている。
データと比較データレジスタ８のデータのと比較を行な
い、上記２つのデータが一致していない場合、次のサイ
フルでは転送先アドレスレジスタ５はセットされている
転送先アドレスを指定したデータをアドレスバス２９上
に送信する。このときは、この指定されたアドレスを有
するメモリ等は書き込み状態になっている。
【００２６】その後、データレジスタ６は、保持してい
るデータをデータバス３０上に送出し、該データバス３
０上に送出されたデータは、上記メモリ等の指定された
アドレスに書き込まれる。
るデータをデータバス３０上に送出し、該データバス３
０上に送出されたデータは、上記メモリ等の指定された
アドレスに書き込まれる。
【００２７】また、上述のデータ比較において、データ
レジスタ６と比較データレジスタ８とのデータが一致し
ている場合、上述の書き込みのサイフルは省略され、デ
ータレジスタ６の値はどこにも書き込まれない。この動
作を１語の転送とし、転送語数カウンタ３に設定されて
いるデータから１を引く。この動作を繰り返して転送語
数カウンタ３の値が０となったとき、ＤＭＡによるデー
タ転送が終了する。
レジスタ６と比較データレジスタ８とのデータが一致し
ている場合、上述の書き込みのサイフルは省略され、デ
ータレジスタ６の値はどこにも書き込まれない。この動
作を１語の転送とし、転送語数カウンタ３に設定されて
いるデータから１を引く。この動作を繰り返して転送語
数カウンタ３の値が０となったとき、ＤＭＡによるデー
タ転送が終了する。
【００２８】データ転送終了後、ＤＭＡ制御部２はＣＰ
Ｕ２１にＤＭＡ転送完了信号を送出する。この完了信号
を受信したＣＰＵ２１は、アドレス２９，データバス３
０の解放を終了し、再びアドレスバス２９とデータバス
３０を使用して制御動作を行う。
Ｕ２１にＤＭＡ転送完了信号を送出する。この完了信号
を受信したＣＰＵ２１は、アドレス２９，データバス３
０の解放を終了し、再びアドレスバス２９とデータバス
３０を使用して制御動作を行う。
【００２９】以上のように、ＤＭＡ回路１は比較データ
レジスタ８に設定されデータと同じデータについては転
送を行なわないため、結果としてあるデータを削除した
ものが転送されることになり、データ削除を伴ったデー
タ転送が短時間で処理することが可能となる。
レジスタ８に設定されデータと同じデータについては転
送を行なわないため、結果としてあるデータを削除した
ものが転送されることになり、データ削除を伴ったデー
タ転送が短時間で処理することが可能となる。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＤＭＡ回路に比較回路と比較データレジスタとを
設けることにより、データ削除動作を伴ったデータ転送
を高速に行うことができる。
れば、ＤＭＡ回路に比較回路と比較データレジスタとを
設けることにより、データ削除動作を伴ったデータ転送
を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＭＡ回路の構成図であ
る。
る。
【図２】同実施例のＤＭＡ回路を備えたワンチップマイ
クロコンピュータの構成図である。
クロコンピュータの構成図である。
【図３】従来のＤＭＡ回路を備えたワンチップマイクロ
コンピュータの構成図である。
コンピュータの構成図である。
１ ＤＭＡ回路 ２ ＤＭＡ制御部 ３ 転送語数カウンタ ４ 転送元アドレスレジスタ ５ 転送先アドレスレジスタ ６ データレジスタ ７ 比較回路 ８ 比較データレジスタ
Claims (1)
- 【請求項１】 ＣＰＵを介さずデータの転送を行うＤＭ
Ａ転送動作を制御する制御部と、 転送した上記データの語数をカウントするカウンタ部
と、 上記データの転送元アドレスを保持する第１レジスタ部
と、 上記データの転送先アドレスを保持する第２レジスタ部
とを有するＤＭＡ回路において、 上記転送元アドレスからのデータを保持する第３レジス
タ部と、 予め設定された転送不要データを保持する第４レジスタ
部と、 上記第３レジスタ部からのデータと上記第４レジスタ部
からのデータとを比較し、上記２つのデータが不一致の
場合にのみ上記データの転送を行う比較転送部とを有す
ることを特徴とするＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13612693A JPH06348644A (ja) | 1993-06-07 | 1993-06-07 | Ｄｍａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13612693A JPH06348644A (ja) | 1993-06-07 | 1993-06-07 | Ｄｍａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348644A true JPH06348644A (ja) | 1994-12-22 |
Family
ID=15167919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13612693A Pending JPH06348644A (ja) | 1993-06-07 | 1993-06-07 | Ｄｍａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048357A1 (fr) * | 1997-04-22 | 1998-10-29 | Sony Computer Entertainment Inc. | Procede et dispositif de transfert de donnees |
| US8578071B2 (en) | 2010-09-29 | 2013-11-05 | Canon Kabushiki Kaisha | Information processing apparatus and inter-processor communication control method |
-
1993
- 1993-06-07 JP JP13612693A patent/JPH06348644A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998048357A1 (fr) * | 1997-04-22 | 1998-10-29 | Sony Computer Entertainment Inc. | Procede et dispositif de transfert de donnees |
| US6282588B1 (en) | 1997-04-22 | 2001-08-28 | Sony Computer Entertainment, Inc. | Data transfer method and device |
| AU748435B2 (en) * | 1997-04-22 | 2002-06-06 | Sony Interactive Entertainment Inc. | Data transfer method and device |
| US6453368B2 (en) | 1997-04-22 | 2002-09-17 | Sony Computer Entertainment, Inc. | Adding a dummy data or discarding a portion of data in a bus repeater buffer memory for a second data transfer to a second bus |
| CN100345131C (zh) * | 1997-04-22 | 2007-10-24 | 索尼计算机娱乐公司 | 数据传送方法和数据传送设备 |
| US8578071B2 (en) | 2010-09-29 | 2013-11-05 | Canon Kabushiki Kaisha | Information processing apparatus and inter-processor communication control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6728797B2 (en) | DMA controller | |
| JPH06348644A (ja) | Ｄｍａ回路 | |
| JP3096382B2 (ja) | Ｄｍａ回路 | |
| JPH06348645A (ja) | Ｄｍａ回路 | |
| JPH05282242A (ja) | バス制御方式 | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JP2594611B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH0736806A (ja) | Ｄｍａ方式 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JP2604604B2 (ja) | スタック制御装置 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JPH08153061A (ja) | Ｄｍａ制御装置 | |
| JPH04369065A (ja) | ダイレクトメモリアクセスコントローラ | |
| JPS59229606A (ja) | プログラマブルコントロ−ラ | |
| JPH0736820A (ja) | Ｉ／ｏ制御装置 | |
| JPS5920030A (ja) | 入出力命令制御方式 | |
| JPS63173142A (ja) | 終了ト−クン出力回路 | |
| JPH0696006A (ja) | Ｄｍａコントローラ | |
| JPH0646411B2 (ja) | 終了ト−クン出力回路 | |
| JPH0322071A (ja) | データ転送処理回路 | |
| JPH06301639A (ja) | バス間データ転送装置 | |
| JPH02278304A (ja) | プログラマブルコントローラの入出力制御回路 | |
| JPH01250163A (ja) | バス制御装置 | |
| JPH04156670A (ja) | 文字列検索回路 | |
| JPS63300346A (ja) | Ｄｍａ制御方式 |