JPS5920030A - 入出力命令制御方式 - Google Patents
入出力命令制御方式Info
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- JPS5920030A JPS5920030A JP13090782A JP13090782A JPS5920030A JP S5920030 A JPS5920030 A JP S5920030A JP 13090782 A JP13090782 A JP 13090782A JP 13090782 A JP13090782 A JP 13090782A JP S5920030 A JPS5920030 A JP S5920030A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は処理装置が入出力装置を制御するのに際し、主
記憶装置が入出力制御情報を格納している情報処理シヌ
テムにおける入出力命令制御方式の改良に関するもので
ある。
記憶装置が入出力制御情報を格納している情報処理シヌ
テムにおける入出力命令制御方式の改良に関するもので
ある。
（至）従来技術と問題点
【Ｅ子計算機が複数の入出力装置を制御するのに入出力
装置を制御する入出力制御情報を用いて行っていること
は知られている。又一方この入出力制御情報を管理する
とで一括管理する方が便であり、従ってこの入出力制御
情報を主記憶装置のサグチャネ／し域に格納することが
一般に行われている。第１図は従来の情報処理システム
の主要部構成図であり、１−１と１−２はチャネ／し装
置、２は記憶＋ｍ＋御装置、３はサブチャネル域３−１
を有する主記憶装置、４−１と４−２は処理装置である
。処理装置４−１がチャネル装置１−１に接続された図
示しない入出力装置を制のする場合には処理装置４−１
は記憶制御装置２を介して主起・シニ装置３のサブチャ
ネル域３−１を横笛しサブチャ不／１／ｌ１ｉｉＩ！３
−１の当該入出力装置の入出力制御情報を読出し記１意
制御装置２を介してチャネル装置１−１を経て入出力装
置を制御するのである。従って処理装置は入出力制御情
報を出力してから当該サプチャネＩし８−１を横笛する
間待たされることとなる。一方この横笛に要する時間は
処理装置４−１の処理時間に比して長時間であり、その
分時間損失をもたらし高速処理を阻害するといった欠点
がある。
装置を制御する入出力制御情報を用いて行っていること
は知られている。又一方この入出力制御情報を管理する
とで一括管理する方が便であり、従ってこの入出力制御
情報を主記憶装置のサグチャネ／し域に格納することが
一般に行われている。第１図は従来の情報処理システム
の主要部構成図であり、１−１と１−２はチャネ／し装
置、２は記憶＋ｍ＋御装置、３はサブチャネル域３−１
を有する主記憶装置、４−１と４−２は処理装置である
。処理装置４−１がチャネル装置１−１に接続された図
示しない入出力装置を制のする場合には処理装置４−１
は記憶制御装置２を介して主起・シニ装置３のサブチャ
ネル域３−１を横笛しサブチャ不／１／ｌ１ｉｉＩ！３
−１の当該入出力装置の入出力制御情報を読出し記１意
制御装置２を介してチャネル装置１−１を経て入出力装
置を制御するのである。従って処理装置は入出力制御情
報を出力してから当該サプチャネＩし８−１を横笛する
間待たされることとなる。一方この横笛に要する時間は
処理装置４−１の処理時間に比して長時間であり、その
分時間損失をもたらし高速処理を阻害するといった欠点
がある。
（ｃ） 発明の目的
本発明は上記従来の欠点に鑑み、高速応答を要する制御
情報を高速に処理できる入出力命令制御方式を提供する
ことを目的とするものである。
情報を高速に処理できる入出力命令制御方式を提供する
ことを目的とするものである。
（■ 発明の構成
簡単に述べるとこの発明は、入出力制御情報の所要情報
を保持する記憶域と、所要情報の要求の有無を判定する
判定手段とを記憶制御装置に備え、判定手段の出力によ
ってチャネル装置と処理装置とが新替情報の授受を記憶
制御装置との間にて行うようにしたことを特徴とするも
のであり、高速処理の必要な情報を記憶域に保持するこ
とによって高速処理が可能となる。
を保持する記憶域と、所要情報の要求の有無を判定する
判定手段とを記憶制御装置に備え、判定手段の出力によ
ってチャネル装置と処理装置とが新替情報の授受を記憶
制御装置との間にて行うようにしたことを特徴とするも
のであり、高速処理の必要な情報を記憶域に保持するこ
とによって高速処理が可能となる。
（ｅｌ 発−明の実施例
以下本発明の実施例を図によって詳細に説明する。第２
図は不発明の入出力命令制御方式を説明する概要図、第
８図は本発明の入出力命令制御方式を示す一実施例のブ
ロック図である。第１図と同一箇所は同符号を用いる。
図は不発明の入出力命令制御方式を説明する概要図、第
８図は本発明の入出力命令制御方式を示す一実施例のブ
ロック図である。第１図と同一箇所は同符号を用いる。
図において、５はバッファ、６は判定回路、７ないしＩ
Ｏはレジスターをそれぞれ示す。
Ｏはレジスターをそれぞれ示す。
第２図に示すように記ｔぼ１ｌｉ（Ｉ 両袋＋１２には
サブチャネル域８−１の人出力制御情報の中で高速処理
を要する状態情報を保持するバッファ５を設けるととも
に、処理装置４−１の出］Ｊする入出力命令がバッファ
５内の状態情報を要求しているのか否やを判定する判定
回路６が設けである。処理装置４−１が入出ノＪ命令を
出ノＪすると判定回路６がこの命令を判定しバッファ５
内の状ル情報の要求であればバッファ５よりその状■情
報を直ちに処理装置４−１ に戻す。判定回路６がバッ
ファ５内の状態情報の要求でないと判定すると、従来と
同じように記憶制御装置２Ｖｉサブチヤネル域８−１の
人出力制御情報を検策してこの応答を処理装置４−１は
得る。
サブチャネル域８−１の人出力制御情報の中で高速処理
を要する状態情報を保持するバッファ５を設けるととも
に、処理装置４−１の出］Ｊする入出力命令がバッファ
５内の状態情報を要求しているのか否やを判定する判定
回路６が設けである。処理装置４−１が入出ノＪ命令を
出ノＪすると判定回路６がこの命令を判定しバッファ５
内の状ル情報の要求であればバッファ５よりその状■情
報を直ちに処理装置４−１ に戻す。判定回路６がバッ
ファ５内の状態情報の要求でないと判定すると、従来と
同じように記憶制御装置２Ｖｉサブチヤネル域８−１の
人出力制御情報を検策してこの応答を処理装置４−１は
得る。
即ち高速処理を要する状態情報をバッファ５に格納して
おけば高速処理がサブチャネル域を検策せずに行えるこ
ととなる。
おけば高速処理がサブチャネル域を検策せずに行えるこ
ととなる。
以下第８図を用いて説明をする。バッファ５には入出力
装置の高速処理に必要な１状態（応答）情報、例えば入
出力装置の状態がアイドル中、使用中、起動不能、未使
用であることを示す論理随パ００”、”０１”、”１０
” 、”１１”，が保持される。勿論これら応答情報は
サブチャネル域３−１ にも格納されている。従ってバ
ッファ５には上記したように２ビツトの情報が保持され
ている。
装置の高速処理に必要な１状態（応答）情報、例えば入
出力装置の状態がアイドル中、使用中、起動不能、未使
用であることを示す論理随パ００”、”０１”、”１０
” 、”１１”，が保持される。勿論これら応答情報は
サブチャネル域３−１ にも格納されている。従ってバ
ッファ５には上記したように２ビツトの情報が保持され
ている。
入出力装置が状態情報を更新すれば従来通りザブチャネ
ル域３−１の状態情報を更新するとともにＡ点にも入力
されレジスター７を介しバッファ５の内容も更新が行わ
れる。勿論更新する入出力装置番号はレジスター９にて
アドレスを指定され、入出力装置番号に対応するアドレ
スにて更新が行われるのである。以上の状態にある入出
力装置を処理袋＋！４−１が制御する場き、その入出力
装置番号をＪ３ 、ａ、より入力しレジスタ９を介して
、そのアドレスの状態（応答）情報をバッファ５より読
取り、レジスター１０を介して判定回路６に入力する。
ル域３−１の状態情報を更新するとともにＡ点にも入力
されレジスター７を介しバッファ５の内容も更新が行わ
れる。勿論更新する入出力装置番号はレジスター９にて
アドレスを指定され、入出力装置番号に対応するアドレ
スにて更新が行われるのである。以上の状態にある入出
力装置を処理袋＋！４−１が制御する場き、その入出力
装置番号をＪ３ 、ａ、より入力しレジスタ９を介して
、そのアドレスの状態（応答）情報をバッファ５より読
取り、レジスター１０を介して判定回路６に入力する。
一方処理装置４−１は入出ノＪ命令、例えばテスト命令
、起動命令、停止命令、リセット命令等を０点より判定
回路６に入ツノする。判定回路６１−１１記命令の中よ
りバッファ５内に対応する命令要求であるやを判定し、
要求されておればレジスタ１０に保持された状態（応答
）情報を処理装置４−１にコンディション・コートとし
て戻す。入出力命令が要求していないと判定回路６は従
来通り上記゛「憾装置３のサブチャネル域３−１を梗策
することとなる。尚図中のレジスター８は入出力装置即
ちチャネル装置１−１がバッファ５の内容を読取る即ち
命令を参照する場合に使用するものである。以北の説明
は処理装置、チャネル装置を４−１と１−１で説明した
が、勿論也の処理装置、チャネル装置４−２と１−２と
も同一動作を行うことはいうまでもない。
、起動命令、停止命令、リセット命令等を０点より判定
回路６に入ツノする。判定回路６１−１１記命令の中よ
りバッファ５内に対応する命令要求であるやを判定し、
要求されておればレジスタ１０に保持された状態（応答
）情報を処理装置４−１にコンディション・コートとし
て戻す。入出力命令が要求していないと判定回路６は従
来通り上記゛「憾装置３のサブチャネル域３−１を梗策
することとなる。尚図中のレジスター８は入出力装置即
ちチャネル装置１−１がバッファ５の内容を読取る即ち
命令を参照する場合に使用するものである。以北の説明
は処理装置、チャネル装置を４−１と１−１で説明した
が、勿論也の処理装置、チャネル装置４−２と１−２と
も同一動作を行うことはいうまでもない。
［ｆｌ 発明の効果
以北、詳細に説明したように、本発明の入出力命令制御
方式は高速応答を必要とする１ｌｌｌＩ御情報を高速に
処理し得るとともに、この改造に一般に使用される電子
部品素子を用いて安価に製作され、処理装置の高速処理
を行う玉で利点の多いものとなる。
方式は高速応答を必要とする１ｌｌｌＩ御情報を高速に
処理し得るとともに、この改造に一般に使用される電子
部品素子を用いて安価に製作され、処理装置の高速処理
を行う玉で利点の多いものとなる。
第１図は従来の情報処理システムの主要部構成図、第２
図は本発明の入出力命令制御方式を説明する概要図、第
３図は本発明の入出力命令制御方式を示す一実施例のブ
ロック図である。 図において、１−１と１−２はチャネル装置、２は記憶
制御装置、３は主記憶装置、４−１と４−２は処理装置
、５はバッファ、６は判定回路をそれぞれ示す。 第１図 第２図 第３図
図は本発明の入出力命令制御方式を説明する概要図、第
３図は本発明の入出力命令制御方式を示す一実施例のブ
ロック図である。 図において、１−１と１−２はチャネル装置、２は記憶
制御装置、３は主記憶装置、４−１と４−２は処理装置
、５はバッファ、６は判定回路をそれぞれ示す。 第１図 第２図 第３図
Claims (1)
- 記憶制御装置と入出力制御情報を格納する主記憶装置と
チャネ／Ｉ／装置および処理装置とからなる情報処理シ
ステムにおいて、前記入出力制御情報の所要情報を作詩
する記憶域と、該所要情報要求の有無を判定する判定手
段とを１ｉＪ記記憶制御装置に備え、該判定手段の出力
によってｉｔＩ記チャネル装置と処理装置とが所要情報
の授受を前記記憶制御装置との間にて行うようにしたこ
とを特徴とする入出力命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13090782A JPS5920030A (ja) | 1982-07-26 | 1982-07-26 | 入出力命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13090782A JPS5920030A (ja) | 1982-07-26 | 1982-07-26 | 入出力命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920030A true JPS5920030A (ja) | 1984-02-01 |
Family
ID=15045513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13090782A Pending JPS5920030A (ja) | 1982-07-26 | 1982-07-26 | 入出力命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1253520A2 (en) * | 2001-04-19 | 2002-10-30 | Matsushita Electric Industrial Co., Ltd. | Apparatus for issuing command for high-speed serial interface |
-
1982
- 1982-07-26 JP JP13090782A patent/JPS5920030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1253520A2 (en) * | 2001-04-19 | 2002-10-30 | Matsushita Electric Industrial Co., Ltd. | Apparatus for issuing command for high-speed serial interface |
| EP1253520A3 (en) * | 2001-04-19 | 2005-02-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus for issuing command for high-speed serial interface |
| US7127530B2 (en) | 2001-04-19 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Command issuing apparatus for high-speed serial interface |
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