JPH0242548A - バッファ記憶データの消去制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする！！題 課題を一部するための手段 作用 実施例 発明の効果 ［概要］ 各処理装置に設けられたバッファ記憶装置で古い内容と
なったデータの消去制御を行なう装置に間し、 各処理ＢＩのデータ読出しアクセスをより高速に行なう
ことが可能となる装置の提供を目的とし、上記ｔ！装置
ここ記憶されたデータの一部を保持するバッファ記憶装
置が設けられた各処理装置から主記憶書込のアクセス時
に与えられる書込アクセス元の識別子及び書込アクセス
のアドレスを保持する手段と、保持中の識別子を逐次選
択して選択識別子て示される処理装置へ該識別子と対応
したアドレスを該処理装置のバッファ記憶装置において
消去すべきデータのアドレスとして送出する手段と、主
記憶読出しのアクセス時にいずれかの処理装置から与え
られた読出アクセス元の識別そ及び読出アクセスのアド
レスと保持中の各識別子及びアドレスとの比較及び一致
を確認する手段と、一致が確認された識別子で示される
処理装置へ主記憶読出しデータの無効を通知する手段と
、を有する、ことを特徴とする。

〔産業上の利用分野］ 本発明は、バッファ記憶装置が各々設けられた複数の処
理Ｈ置により主記憶装置がアクセスされるコンピュータ
システムにおいて、各処理装置のバッファ記憶装置で古
い内容となったデータの消去制御Ｉを行なう装置に関す
るものである。

主記憶装置に記憶されたデータの一部を保持するバッフ
ァ記憶装置が使用されたコンピュータシステムでは、バ
ッファ記憶装置で保持中のデータに対する読出しアクセ
スが主記憶装置に対するアクセスに代えてバッファ記憶
装置に対して行なわれるので、主記憶装置に対するアク
セス回数が減少し、その結果、システムのアクセス速度
が高められる。

そしてそのバーソファ記憶装置が各処理装置に設けられ
たシステムでは、記憶空間に対するアクセスが実際の処
理に最も近い位置で行なわれるので、さらにシステムの
アクセス速度を高めることが可能となる。

〔従来の技術］ 第３図ではその種のコンピュータシステムの概略構成が
説明されており、主記憶装置１０に記憶されたデータの
一部分がバッファ記憶装置１２−１．１２−２に各々保
持されている。

そしてそれらのバッファ記憶装置１２−１．　１２−２
は中央処理装置１４−１．１４−２に各々設けられてお
り、主記憶装置１０に対する中央処理装置１４−１．１
４−２のアクセスは主記憶制御装置３０により制御され
ている。

このコンピュータシステムでは主記憶装置１１１０が中
央処理装置１４−１．１４−２によりアクセスされるの
で、主記憶装置１０に記憶されていたあるデータが中央
処理装置１４−１又は１４−２により書き換えられた場
合であってそのデータが他の中央処理装置１４−２又は
１４−１のバッファ記憶装置１２−２又は１２−１に保
持されていたときには、このバッファ記憶装置１２−２
又は１２−　Ｉｍのデータが主記憶装置１０側に対して
古いものとなり、したがってその古いデータを消去（イ
ンバリデーション：ＢＩ）することが必要となる。

このため、古いデータの消去制御を行なう消去制御装置
３２が第３図のように設けられている。

なお、通常は消去制御装置３２が主記憶制御装置３０内
に設けられている。

第４図では従来における消去制御装置３２の作用が説明
されており、この例では中央処理Ｈ置１４−１により主
記憶装置１０のアドレスＡ、　　Ｂが読出しアクセスさ
れ、中央処理装置１４−２により両アドレスＡ、Ｂの書
込アクセスが行なわれる。

そして中央処理装置１４−１による読出しアクセスより
中央処理Ｈ置１４−２による書込アクセスが先に行なわ
れており、アクセスアドレスＡのデータは中央処理装置
１４−１のバッファ記憶装置１２−１ですでに保持され
ている。

第４図において、中央処理装置１４−２によりアドレス
Ａの主記憶書込アクセス（ＳＴ−Ａ）が実行され、次に
アドレスＢの主記憶書込アクセス（ＳＴ−Ｂ）が実行さ
れる。

これによりバッファ記憶装置１２−１におけるアドレス
Ａ、Ｂのデータ消去が消去装置３２の制御下で開始され
る。

そして中央処理装置１４−１でアドレスＡの主記憶読出
アクセス（ＦＣＨ−Ａ）が実行され、さらにアドレスＢ
の主記憶読出しアクセス（ＦＣＨ−Ｂ）が実行される。

この中央処理装置１４−１でアドレスＡに対する主記憶
読出しのアクセス（ＦＣＨ−Ａ）が実行されると、アド
レスＡのデータがバッファ記憶装置１２−１に保持され
ているので、そのアドレスＡのデータはバッファ記憶装
置１２−１から中央処理装置１４−１に読出される。

またアドレスＢに対する読出しアクセスの処理（ＦＣＨ
−Ｂ）が中央処理装置１４−１で実行されると、アドレ
スＢのデータがバッファ記憶装置１２−１に保持されて
いないので、中央処理装置１４−１により主記憶装置１
０が直接アクセスされる。

ここで、アドレスＡ、Ｂのデータ消去がバッファ記憶装
置１２−１で完了する前にアドレスＢのデータが中央処
理装置１４−１に読出されとく破線部分参照）、中央処
理装置１４−１ではアドレスＡが古いデータとなり、ア
ドレスＢが新しいデータとなる。

その結果、バッファ記憶装置１２−１ではアドレスＡ、
　Ｂの５Ｔ−Ａ、５Ｔ−Ｈのアクセス順序が実際とは逆
になる。

そこで、中央処理装置１４−２によりアドレスＡ、Ｈに
対する書込アクセスの処理（ＳＩＡ。

５Ｔ−Ｂ）が行なわれたときに、バッファ記憶装置１２
−１のアドレスＡ、ＢＴ［持されているデータの消去に
長時間を要し、そのデータ消去がアドレスＢのデータが
読み出されるアクセス終了前に完了しないことが確認さ
れると、データ消去に要する時間（ｍτ：τ＝マシンサ
イクル）の経過を待って消去制御装置３２から中央処理
装置１４−１にアドレスＢの読出しデータの無効を通知
する信号（キャンセルブロックフェッチ信号、　　ＣＡ
Ｎ−ＢＦ−ＯＵＴ）が出力される。

この信号が出力されると、中央処理装置１４−１により
主記憶装置１０のアドレスＢが再びアクセスされ、その
アドレスＢの新たなデータが主記憶装置１０から中央処
理装置１１４−１に読出される。

その後、中央処理装置１４−１でアドレスＡ。

Ｂの読出しアクセス処理（ＦＣＨ，−Ａ、ＦＣＨ−Ｂ）
が実行されると、アドレスＡのデータがバッファ記憶装
置１２−１から既に消去されているので、共に新しいア
ドレスＡ、　　Ｈのデータが中央処理装置１４−１に読
出される。

［発明が解決しようとする課題］ しかしながら従来においては、消去の不要なアドレスＢ
の保持データまでもが消去の対象となり、そのアドレス
Ｂの読出しデータの無効が通知されるので、主記憶装置
１０に対して無意味なアクセスが行なわれ、このためシ
ステムのアクセス速度が低下していた。

本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、主記憶の読出アクセスをより高速に行なう
ことが可能となる装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明にかかる装置（３２
）は第１図のように構成されている。

同図において、主記憶装置ｌＯに記憶されたデータの一
部がバッファ記憶装置１２−１．１２−２・・・１２−
ｎに保持されており、バッファ記憶装置１２−１．１２
−２・・・１２−ｎは処理装置１４−１．１４−２・・
・１４−ｎに設けられている。

そして処理装置１４−１．１４−２・・・１４−ｎによ
り主記憶装置１０の書込アクセスが行なわれる際には、
そのアクセスを行なう処理装置１４−１．１４−２−−
−又は１４−ｎを示す識別子及び書込アクセスの対象と
なるアドレスが本装置３２の手段１６に与えられ、保持
される。

そして手段１８では手段１６に保持中の識別子が逐次取
り出され、その識別子で示される処理装置１４−１．１
４−２−−−又は１４−ｎへ、これと対応したアドレス
が該処理装置１１４−１．　１４−２・・・又は１４−
ｎのバッファ記憶装置１２−１．１２−２・・・又は１
２−ｎで消去すべきデータのアドレスとして送出される
。

さらに処理袋！１１４−１．１４−２・・φ又は１４−
ｎで主記憶読出しのアクセスが行なわれるときには、そ
の読出アクセスを行なうアクセス元処理装置１４−１．
１４−２−−−又は１４−ｎを示す識別子及びこの続出
アクセスの対象となるアドレスが手段１６で保持中の識
別子及びアドレスと一致するか否かが手段２０で判断さ
れる。

手段２０で続出アクセスと書込アクセスに関する識別子
の比較及びそのアドレスの一致が確認されると、一致確
認された識別子で示される処理装置１４−１．１４−２
−−−又は１４−ｎへ主記憶読出しデータの無効が手段
２２から通知される。

［作用］ 本発明では、いずれかの処理装置１４−１．　１４−２
・・・又は１４−ｎが書込アクセスを行なった後、その
処理装置１４−１．１４−２・・・又は１４−ｎが読出
アクセスを行なう場合であって、読出アクセスのアドレ
スが書込アクセスのアドレスと一致し、なおかつ書込み
アクセスによるＢｌ処理が読出アクセスの終了に間に合
わないと判断されたときにのみ、読出しデータの無効が
通知される。

［実施例］ 以下、図面に基づいて本発明にかかる装置の好適な実施
例を説明する。

第２図には実施例の構成が示されており、中央処理装置
１４−１．１４−２で主記憶書込のアクセス処理（ＳＴ
）又は続出アクセスの処理（ＦＣＨ）が実行されると、
これを実行した中央処理装置１４−１又は１４−２を示
す識別子とアクセス対象のアドレスとがバイブライン４
０−１．４０−２．４０−３を介してボート４２−１．
４２−２．４２−３にセットされる。

モして書込アクセス時の識別子及びアドレスはボー）４
２−１．４２−２．４２−３からセレクタ４４を介して
ＢＩＱレジスタ部１６に与えられる。

ＢＩＱレジスタ部１６にはｎ個のレジスタ１６１．１６
−２−＝１６−ｎが設けられており、書込アドレス時の
識別子及びアドレスはアクセス毎にそれらへ順次セット
される。

これらレジスタ１６ｊ、１３２番・・１６−ｎの識別子
及びアドレスはセレクタ１８に逐次与えられ、各識別子
で示される書込アクセス元以外の中央処理装置１４−１
又は１４−２へその識別子と対応したアドレスがボート
４６を介して送出される。

ボート４６からアドレスが与えられた中央処理装置１４
−１又は１４−２ではこれに設けられたバッファ記憶装
置１２−１又は１２−２の保持データ中でボート４６か
ら与えられたアドレスのデータを消去する処理が行なわ
れる。

以上のように、中央処理装置１４−１．１４−２で主記
憶書込アクセスの処理（Ｓ　Ｔ）が連続して行なわれる
と、書込アクセスのアドレスが消去制御装置３２から逐
次書込アクセス元以外へ逐次与えられ、対応のバッファ
記憶装置１２−１又は１２−２に保持されていたデータ
のうち、与えられたアドレスのデータが１１に消去され
る。

ただし、ボート４６からは書込アクセスの各アドレスが
シリアルに与えられるので、後尾のアドレスが与えられ
てそのアドレスに保持されていたデータが消去されるま
でにはある程度の待ち時間が必要となる。

ここで主記憶書込アクセスの処理（ＳＴ）に続いて主記
憶読出しのアクセス（ＦＣＨ）が行なわれると、その読
出アクセス元となる中央処理装置１４−１又は１４−２
の識別子と続出アクセスのアドレスとがパイプライン４
０−１．４０−２゜４０−３及びボート４２−１．４２
−２．４２−３を介して比較部２０に与えられる。

比較部２０にはレジスタ１６ｊ、ＩＪ２・・・１６−ｎ
から主記憶書込アクセス時の識別子及びアドレスが各々
与えられる比較＠２０ｊ。

２０−２・・・２０−ｎが設けられており、それらの比
較器２０−１．２０−２・・・２０−ｎには主記憶読出
アクセス時の識別子及びアドレスがポー）４２−１．４
２−２．４２−３から入力される。

そしていずれかの比較器２０ｊ、２３２・・・２０−ｎ
で主記憶書込アクセス時の識別子及びアドレスと主記憶
続出時の識別子及びアドレスとの比較がなされ、アドレ
スの一致が確認されると、その一致確認が行なわれた識
別子が示す主記憶読出しアクセス元の中央処理装置１４
−１．　１４−２へ、この識別子と対応したアドレスの
続出データが無効であることを示す信号（ＣＡＮ　−Ｂ
Ｆ−ＯＵＴ）が、バイブ２２−１．２２−２．２２−３
からボート４８を介して送出される。

ただし、読出データが無効であることを示す信号がボー
ト４８より送出される前にバッファ記憶データが消去さ
れた場合（例えば読出アクセス時にＢＩＱレジスタ部１
６のレジスタ１６−１．１６−２争・・１６−ｎが空で
あるとき）には、主記憶読出アクセスのデータが無効で
あることを通知することが不要となる。

このため、レジスタ１６−１．ＩＪ２・・・１６−ｎが
全て空となることを条件としてキャンセル制御部５０に
よりボート４８が閉じられ、主記憶続出アクセスのデー
タが無効であることを示す信号の送出が禁止される。

その結果、中央処理装置１４−１又は１４−２による主
記憶読出アクセスの不要な処理が回避される。

以上説明したように本実施例によれば、主記憶書込のア
クセスを行なった中央処理装置１４−１又は１４−２が
その後に主記憶読出しのアクセスが行なわれた場合で、
その読出しアクセスのアドレスと書込アドレスのアクセ
スとが一致した場合に限り、主記憶読出データの無効が
通知されるので、不要なアクセスを防止してシステムの
アクセス速度をより高めることが可能となる。

［発明の効果］ 以上説明したように本発明によれば、ある処理装置が主
記憶書込みを行なった後にその処理装置が書込時と同一
アドレスに対してデータ読出しを行なった場合にのみ、
この読出しデータの無効が通知されるので、それ以外の
不要な無効通知は行なわれず、したがって不必要なアク
セスを排除してコンピュータシステムの主記憶アクセス
速度をより高めることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の構成説明図、 第３図はコンピュータシステムの概略構成説明図、 第４図は従来装置の作用説明図である。 １０・・・主記憶装置、 １２−１．１２−２・・・バッファ記憶装置、１４−１
．１４−２・・・中央処理装置、１６・・φＢＩＱレジ
スタ部、 １６１．１６−２φ・・１８　　ｎ・・・レジスタ、 １８φ・・セレクタ、 ２０・・・比較部、 ２０−１．２０−２．２Ｏ−ｎ−・・比較器、２２−１
．２２−２．２２−３番・φバイブ、３０・・・主記憶
制御装置、 ３２・・・消去制御装置、 ４０−１．４０−２．４０−３・・φパイプライン、 ４２−１．　４２−２．　４２−３　・　・　φボート
、４４・Φ◆セレクタ、 ４６゜ ４８　・　・　・ボート、 ５０　・ ・キャンセル制御部。 ＡＮ ＢＦ ＵＴ 従来装置の作用説明図 第４図

Claims (1)

1. 【特許請求の範囲】 　主記憶装置（１０）に記憶されたデータの一部を保持
   するバッファ記憶装置（１２−１、１２−２・・・１２
   −ｎ）が設けられた各処理装置（１４−１、１４−２・
   ・・１４−ｎ）から主記憶書込のアクセス時に与えられ
   る書込アクセス元の識別子及び書込アクセスのアドレス
   を保持する手段（１６）と、 保持中の識別子を逐次選択して選択識別子で示される処
   理装置（１４−１、１４−２・・・又は１４−ｎ）へ該
   識別子と対応したアドレスを該処理装置（１４−１、１
   ４−２・・・又は１４−ｎ）のバッファ記憶装置（１２
   −１、１２−２・・・又は１２−ｎ）において消去すべ
   きデータのアドレスとして送出する手段（１８）と、 主記憶読出しのアクセス時にいずれかの処理装置（１４
   −１、１４−２・・・又は１４−ｎ）から与えられた読
   出アクセス元の識別子と保持中の識別子及び読出アクセ
   スのアドレスと保持中のアドレスとの比較及び一致を確
   認する手段（２０）と、 アドレスの一致が確認された識別子で示される処理装置
   （１４−１、１４−２・・・又は１４−ｎ）へ主記憶読
   出しアクセスの無効を通知する手段（２２）と、 を有する、ことを特徴とするバッファ記憶データの消去
   制御装置。