JP3217348B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インストラクションキャッシュとデータ
キャッシュとをアクセスしながらデータ処理を行う情報
処理システムに関するものである。

〔従来の技術〕

従来、この種の装置においては、命令とデータを別の
キャッシュに格納するキャッシュメモリを備えて、CPU
から出力される命令のフェッチであるかデータのアクセ
スであるかを示す信号に基づいて、使用するキャッシュ
を選択していた。また、この種の情報処理システムにお
いては、ディスク装置等二次記憶装置と主記憶とのデー
タの転送は、プロセッサに加えダイレクトメモリアクセ
スコントローラ（DMAC）を利用して、将来命令として使
用するデータも、テキストのデータタイプのデータと同
様にデータタイプとして転送されるように構成されてい
る。

また、将来命令としてフェッチされるデータの転送で
あることを示す手段により、かかるデータを命令キャッ
シュに書き込む等のデータ処理装置も提案されている。

〔発明が解決しようとする課題〕

しかしながら上記従来例では、オペレーティングシス
テムがコンテキストスイッチング等によりプログラムを
ディスク等の二次記憶装置から主記憶内に読み込む時
は、プロセッサによって読み込む場合およびDMACを利用
して転送する場合のどちらにおいても、データタイプと
してメモリに書き込むので、上記データキャッシュに書
き込まれてしまう。同時に、命令キャッシュは明示的に
その内容をすべてクリアしなければならない。この結
果、必要なデータキャッシュの内容を失い、使用されな
いデータをデータキャッシュに書き込んでしまい、キャ
ッシュのヒット率を大幅に下げてしまうという問題点が
あった。

さらに、将来命令としてフェッチされるデータの転送
を示す手段を有し、命令キャッシュに書き込む処理を行
うデータ処理装置においては、プロセッサもしくはDMAC
のうち、どちらかが命令としてフェッチされるデータの
転送を行っている最中は、命令キャッシュシステムが選
択されてしまい、残りの一方がデータタイプの転送を行
うことができなくなってしまう問題点があり、DMACを付
加しても十分なデータ処理効率の向上が図れない等の問
題点があった。

この発明は、上記の問題点を解決するためになされた
もので、プロセッサとメモリとダイレクトメモリアクセ
スコントローラとを有し、命令用キャッシュメモリとデ
ータ用キャッシュメモリとを備えた情報処理システムに
おいて、アクセスの種類の指定と、命令とされる情報を
転送する装置の指定とに基づいて、プロセッサおよびダ
イレクトメモリアクセスコントローラが情報を転送すべ
きキャッシュメモリの種別を選択することにより、指定
された装置により転送される将来命令とされるデータを
命令用キャッシュメモリへ書き込むようにして、将来命
令とされるデータが、従来のようにデータ用キャッシュ
メモリには書き込まれず、常に命令用キャッシュメモリ
へ書き込まれるようにキャッシュ処理を切り替え制御す
ることにより、この書き込まれた情報を命令として命令
用キャッシュメモリからフェッチすることで、主記憶か
らのロードが不要となり、必要な命令を高速にフェッチ
できるとともに、将来命令とされるデータが、従来のよ
うにデータ用キャッシュメモリには書き込まれず、常に
命令用キャッシュメモリへ書き込まれるようにしたの
で、データ用キャッシュにおいて、使用されないデータ
の書き込みによって必要なデータを失うことが回避でき
るキャッシュヒット率の高い情報処理システムを提供す
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る情報処理システムは、プロセッサとメ
モリとダイレクトメモリアクセスコントローラとを有
し、命令用キャッシュメモリとデータ用キャッシュメモ
リとを備えた情報処理システムであって、アクセスの種
類を指定する第１の指定手段と、命令とされる情報を転
送する装置を指定する第２の指定手段と、前記第１、第
２の指定手段による指定に基づいて、前記プロセッサお
よび前記ダイレクトメモリアクセスコントローラが情報
を転送すべきキャッシュメモリの種別を選択する選択手
段とを有し、この選択手段が、前記第２の指定手段によ
り指定された装置が情報を転送すべきキャッシュメモリ
として、前記命令用キャッシュメモリを選択するもので
ある。

また、前記選択手段が、前記第２の指定手段により指
定された装置が情報を転送すべきキャッシュメモリとし
て、前記命令用キャッシュメモリを選択すると同時に、
前記第２の指定手段により指定された装置とは異なる装
置が情報を転送すべきキャッシュメモリとして、前記デ
ータ用キャッシュメモリを選択するものである。

〔実施例〕

第１図はこの発明の一実施例を示す情報処理システム
の概要を説明するブロック図であり、101はプロセッサ
であり、システム全体の制御を行う。102は書込み可能
な汎用外部レジスタ、103はアドレスバス、104はコント
ロールバス、105はデータバス、106はプログラムロード
に関するCPL信号であって、キャッシュ選択手段109に出
力される。131はプログラムロードに関するDPL信号であ
って、キャッシュ選択手段109に出力される。キャッシ
ュ選択手段109は、インストラクションキャッシュとデ
ータキャッシュの切り換えを行う。107は前記プロセッ
サ101より出力されるアクセス種別信号（FC）で、現在
実行されているアクセスがデータに対するアクセスか、
命令のフェッチかを示す。108はキャッシュ制御手段
で、アクセスするメモリ空間によって、キャッシュに対
する書込み制御を行う。

110はインストラクションキャッシュシステムで、イ
ンストラクションタグ（IT）111と、インストラクショ
ンキャッシュ（IC）112から構成される。113はインスト
ラクションキャッシュ選択信号（IS）で、キャッシュ選
択手段109よりインストラクションキャッシュシステム1
10に出力される。114はデータキャッシュ選択信号（D
S）で、キャッシュ選択手段109よりデータキャッシュシ
ステム117に出力される。117はデータキャッシュシステ
ムで、データタグ（DT）115およびデータキャッシュ（D
C）116とから構成される。118は主記憶領域、119は二次
記憶装置で、この実施例ではディスク装置で構成されて
いる。

120はインストラクションキャッシュシステム110用の
アドレスコンパレータで、インストラクションヒット信
号（IH）121およびインストラクションリプレース信号
（IR）122を出力する。123は前記データキャッシュシス
テム117用のアドレスコンパレータで、データヒット信
号（DH）124とデータリプレース信号（DR）125を出力す
る。126は前記データキャッシュシステム117用のデータ
バスバッファで、インストラクションキャッシュシステ
ム110用のデータバスバッファである。127は前記インス
トラクションキャッシュシステム110用のインストラク
ションバッファ（IB）である。

128は前記インストラクションキャッシュシステム110
用のインストラクションバリッドビット（IV）、129は
前記データキャッシュシステム117用のデータバリッド
ビット（DV）である。

130はダイレクトメモリアクセスコントローラ（DMA
C）、132はバスアクセス有効信号（CPUAS）で、プロセ
ッサ101がバスにアクセスを行っている場合に「Ｌ」レ
ベルとなる。133はバスアクセス有効信号（DMAAS）で、
DMAC130がバスにアクセスを行っている場合に「Ｌ」レ
ベルとなる。

第２図は、第１図に示したキャッシュ選択手段109の
構成を説明するブロック図であり、OR〜OR3はオアゲー
ト、AND1,AND2はアンドゲート、INV1,INV2はインバータ
で、アンドゲートAND2よりインストラクションキャッシ
ュ選択信号（IS）113が出力され、オアゲートOR3よりデ
ータキャッシュ選択信号（DS）114が出力される。

このように構成された情報処理システムにおいて、プ
ロセッサ101より主記憶領域118に対するアクセス種別を
示すアクセス種別信号（この実施例ではアクセス種別信
号（FC）107）がキャッシュ選択手段109に対して出力さ
れると、アクセスするキャッシュシステム先をインスト
ラクションキャッシュシステム110またはデータキャッ
シュシステム117のいずれかを選択する。そして、対応
するキャッシュシステムに命令またはデータが存在する
場合には、インストラクションキャッシュシステム110
またはデータキャッシュシステム117から命令またはデ
ータがバス上に出力されプロセッサ101の内部レジスタ
に取り込まれる。

一方、ダイレクトメモリアクセスコントローラ130ま
たはプロセッサ101による二次記憶手段（ディスク装置1
19）から主記憶領域118へのデータローディング種別に
基づいて、データローディング種別が将来命令としてフ
ェッチされるデータの転送であると判明した場合には、
設定信号発生手段（この実施例では汎用外部レジスタ10
2により構成される）がキャッシュ選択手段109により選
択されるキャッシュシステムアクセス先をインストラク
ションキャッシュシステム110に設定するアクセス先設
定信号をダイレクトメモリアクセスコントローラ130ま
たはプロセッサ101毎に個別に発生し、ダイレクトメモ
リアクセスコントローラ130またはプロセッサ101のいず
れか一方がプログラム情報をローディングする際に、キ
ャッシュシステムアクセス先をインストラクションキャ
ッシュシステム110に選択させることを可能とするとと
もに、ダイレクトメモリアクセスコントローラ130また
はプロセッサ101の他の一方のインストラクションキャ
ッシュシステム110およびデータキャッシュシステム117
の何れかに対するアクセスをも可能とする。これによ
り、データキャッシュシステム117の内容書き換えを阻
止するとともに、インストラクションキャッシュシステ
ム110のクリアを不要とする。

以下、具体的動作について第１図を参照しながら説明
する。

通常、プロセッサ101による主記憶領域118へのアクセ
スには、実行する命令の読み込み、すなわち命令フェッ
チと、データの書込みや読み出しのデータアクセスの２
種類が存在する。また、ディスク装置119等I/O装置への
アクセスはそのデータを、キャッシュシステムの中に書
込むことを禁じている。これはキャッシュ制御手段108
によって行われる。

〔命令フェッチ処理〕

命令フェッチの場合、プロセッサ101がアクセス種別
信号（FC）107を「Ｈ」レベルにして命令フェッチを行
うことを示し、リード信号とアドレスを出力して命令を
読み込む。データアクセスの場合は、プロセッサ101が
アクセス種別信号（FC）107を「Ｌ」レベルにして、リ
ード信号を出力指定データリードを、ライト信号を出力
してデータライトを行う。

通常の命令フェッチの場合、プログラムロードのロー
ディングをあらわすCPL信号106およびDPL信号131はＨレ
ベルである、命令フェッチが始まると、アクセス種別信
号（FC）107がＨレベルとなり、第２図に示すキャッシ
ュ選択手段109によってインストラクションキャッシュ
選択信号（IS）113がアンドゲートAND2よりインストラ
クションキャッシュシステム110に送出されると、イン
ストラクションキャッシュシステム110が選択状態とな
り、この状態でアドレスが出力されると、アドレスの上
位部分（インデックス）によってインストラクション
（IT）111から１つのエントリが選ばれ、その中に格納
されているアドレスの下位部分（タグ）がインストラク
ションコンパレータ（ICOM）120に出力される。インス
トラクションコンパレータ（ICOM）120には同時にプロ
セッサ101から出力されたアドレスのタグ部分が入力さ
れ比較される。

インストラクションタグ（IT）111からのタグとプロ
セッサ101からのタグが一致して、かつインストラクシ
ョンバリッドビット（IV）128がセットされているとキ
ャッシュヒット状態となり、インストラクションコンパ
レータ（ICOM）120よりインストラクションヒット信号
（IH）121がインストラクションバッファ（IB）127に出
力される。

これにより、インストラクションキャッシュ（IC）11
2から出力されたデータがインストラクションバッファ
（IB）127を経由してデータバス105に出力され、プロセ
ッサ101はこのデータを読み込み命令フェッチを終了す
る。

一方、上記インストラクションタグ（IT）111内のタ
グの内容とプロセッサ101からのタグが一致しないか、
あるいはインストラクションバリッドビット（IV）128
がセットされていない時はキャッシュミスとなり、イン
ストラクションリプレース信号（IR）122が出力され、
引き続きプロセッサ101は主記憶領域118にアクセスす
る、必要な命令は主記憶領域118から読み出されると同
時に、上記インストラクションタグ（IT）111にタグ
が、インストラクションキャッシュ（IC）112にその時
のデータバス105の内容が書き込まれる。そして、次
に、このアドレスの命令フェッチを行うと、キャッシュ
ヒットとなり、キャッシュメモリよりデータがフェッチ
される。

〔データ読込み処理〕

データ読込みの場合には、アクセス種別信号（FC）10
7が「Ｌ」レベルとなり、CPL信号106が「Ｈ」レベルで
あるから、第２図に示すキャッシュ選択手段109のオア
ゲートOR3によってデータキャッシュ選択信号（DS）114
が「Ｌ」レベルとして出力され、データキャッシュシス
テム117が選択された後は、命令のフェッチと同様にキ
ャッシュヒットの場合には、キャッシュスシテムより読
み込みが行われ、キャッシュミスの場合は主記憶領域11
8から読み込むと同時にキャッシュに書き込みが行われ
る。

一方、プロセッサ101から主記憶領域118に対する書き
込みの場合は、命令としては存在しないのでインストラ
クションキャッシュシステム110が選択されることはな
い。また、データタイプがプロセッサより書き込まれる
場合、そのデータをキャッシュに書き込むかどうかは、
いくつかのアルゴリズムが存在するが、この実施例では
書き込みが許されている領域に書き込みが行われた場合
には、無条件に、新しいエントリを生成し、キャッシュ
にも書き込むアルゴリズムを採用している。プロセッサ
101より主記憶領域118に対し書き込みが発生すると、キ
ャッシュ制御手段108によりデータタグ（DT）115が書き
込み可能状態になる。

さらに、データバリッドビット（DV）129をセットす
ると、データキャッシュシステム117が書き込み状態と
なる。次に、プロセッサよりアドレスが出力されると、
データタグ（DT）115のインデックス部により選択され
た部分に、タグが書き込まれ、データバリッドビット
（DV）129のインデックスにより選択された部分がセッ
トされる。さらに、プロセッサ101より書込むデータが
出力されると、データキャッシュDC116のインデックス
によって選択された部分に書き込まれる。このデータは
同時に主記憶領域118に書き込まれる。

〔データローディング処理〕

次に、データのローディング処理いついて説明する。

装置の電源を投入した時や、プログラム実行に必要な
データが主記憶領域118上に存在しない場合にディスク
装置119よりデータのローディングが行われる。この場
合、主記憶領域118にデータが書き込まれると、同時に
データキャッシュシステム110にも書き込まれる。その
後、プロセッサ101がそのデータを必要とした時には、
キャッシュヒットとなり、キャッシュからデータが読み
出される。

このローディングは、プロセッサ101によって行われ
る場合に加え、DMAC130によって行われる場合もある。
使用するバスの両者間でのアービトレーションは、プロ
セッサ101内に含まれるバスアービトレーションロジッ
クによって行われる。

〔プログラムローディング処理〕

次に、プログラムローディングについて説明する。

電源投入時や仮想記憶をサポートしたオペレーティン
グシステムにおいては、ページフォルト等によりプログ
ラムをディスク装置119から主記憶領域118に読み込む必
要が生じする場合があり、その場合にはディスク装置11
9から主記憶領域119に読み込むプログラムコードをデー
タタイプとして取り扱い、その後インストラクションと
してプロセッサ101によって参照される。

なお、プログラムのローディングについても、上記デ
ータロードの場合と同様に、ロード主体がプロセッサ10
1の場合とDMAC130の場合の２通りがある。

先ず、プロセッサ101によるプログラムローディング
処理について第３図を参照しながら説明する。

第３図はこの発明に係る情報処理システムにおけるプ
ログラムローディング処理手順の一例を説明するフロー
チャートである。なお、（１）〜（７）は各ステップを
示す。

オペレーティングシステムのページフォルト等によっ
てプログラムのローディングの必要性が生じると、オペ
レーティングシステムはディスク装置119から主記憶領
域118にデータを転送するのに必要なパラメータをプロ
セッサ101の内部レジスタに読み込む（１）。これは、
次にステップ（２）でどのようなタイプのアクセスに対
しても強制的にインストラクションキャッシュが選択さ
れるように設定してしまうので、その後プロセッサ101
によるデータタイプのアクセスが主記憶領域118に対し
て行われないようにするためである。

次いで、ソフトウエアによる書き込みの可能な汎用外
部レジスタ102のCPL信号（CPLビット）106を「Ｌ」レベ
ルにする（２）。これにより、第２図に示したキャッシ
ュ選択手段109により、以後どのようなタイプのアクセ
スに対してもインストラクションキャッシュシステム11
0が選択される。

次いで、内部レジスタに読み込んでおいたパラメータ
を使ってディスク装置119よりローディングするデータ
をプロセッサ101のレジスタに読み込む（３）。次い
で、そのデータを主記憶領域118上の特定のアドレスに
書き込む（４）。実際の主記憶領域118に対する書き込
みは、プロセッサ101がバスのアービトレーションロジ
ックによりバスの使用権を得た後、バスアクセス有効信
号（CPUAS）132を出力し、データ書き込みを行うと、第
２図に示したキャッシュ選択手段109によってCPL信号10
6は「Ｌ」レベルとなるので、インストラクションキャ
ッシュ選択信号（IS）113が「Ｌ」レベルとなり、デー
タキャッシュ選択信号（DS）114が「Ｈ」レベルとな
り、アクセス種別信号（FC）107が「Ｈ」レベル／
「Ｌ」レベルに関わらず、インストラクションキャッシ
ュシステム110が選択される。

これにより、データキャッシュシステム117に対する
書き込みと同様の動作がインストラクションキャッシュ
システム110にて起こり、インストラクションキャッシ
ュにて起こり、インストラクションキャッシュに書き込
みが行われる。

次に、上記パラメータのうち、転送バイト数をカウン
トするパラメータを「１」ディクリメントする（５）。
次いで、この転送パラメータが「０」になったか、すな
わちデータ転送が終ったかどうかをチェックし（６）、
NOならばステップ（３）に戻り、YESならば汎用外部レ
ジスタ102から出力されるCPL信号106を「１」として
（７）、処理を終了する。

次に、DMAC130によるプログラムローディング処理に
ついて第４図を参照しながら説明する。

第４図はこの発明に係る情報処理システムにおけるDM
ACによるプログラムローディング処理手順の一例を説明
するフローチャートである。なお、（１）〜（３）は各
ステップを示す。

先ず、DMAC130の内部レジスタに転送先アドレス、転
送カウント数等を書き込む（１）。次いで、汎用外部レ
ジスタ102から出力されるDPL信号（DPLビット）131を
「０」にセットする（２）。次いで、DMAC130をスター
トさせる（３）。

これにより、DMAC130はバスの使用権の要求をプロセ
ッサ101内のバスアービタにより行い、バスの使用権が
得られると、ディスク装置119からデータを読み出し、
主記憶領域118に書き込む。

一方、DMAC130による書き込み処理時は第５図に示す
フローチャートに従って実行される。

第５図はこの発明に係る情報処理システムにおけるDM
ACによるデータ書込み処理手順の一例を説明するフロー
チャートである。なお、（１），（２）はそれぞれステ
ップを示す。

先ず、DMAC130はバスアクセス有効信号（DMAAS）133
を「Ｌ」レベルとし、プロセッサ101により場合と同様
に、キャッシュ選択手段109により、インストラクショ
ンキャッシュ選択信号（IS）113が「Ｌ」レベルとな
り、データキャッシュ選択信号（DS）114が「Ｈ」レベ
ルとなって、インストラクションキャッシュシステム11
0が選択され、転送されたデータがインストラクション
キャッシュに書き込まれる。DMAC130は一般的に転送が
終了すると割込みを発生するので、この割込みを検出し
て（１）、汎用外部レジスタ102のDPLビット131を
「１」にセットし（２）、処理を終了する。

これにより、仮想記憶システムにおけるページフォル
ト等によって、将来プログラムとしてフェッチされるコ
ードをディスク装置119からローディングする場合にお
いて、プロセッサ101またはDMAC130からデータタイプの
アクセスを実行する際にデータキャッシュシステム117
に対しては書き込みアクセスを実行せず、インストラク
ションキャッシュシステム110に書き込むようにデータ
アクセスされる。

また、プロセッサ101またはDMAC130か何れか一方によ
るプログラムのローディングが行われている時に残りの
もう一方の装置によるバスを使用した転送が互いに影響
を及ぼすことなく自由に行える。

〔発明の効果〕

以上説明したように、この発明によれば、プロセッサ
とメモリとダイレクトメモリアクセスコントローラとを
有し、命令用キャッシュメモリとデータ用キャッシュメ
モリとを備えた情報処理システムに、アクセスの種類を
指定する第１の指令手段と、命令とされる情報を転送す
る装置を指定する第２の指定手段と、前記第１、第２の
指定手段による指定に基づいて、前記プロセッサおよび
前記ダイレクトメモリアクセスコントローラが情報を転
送すべきキャッシュメモリの種別を選択する選択手段と
を備え、前記第２の指定手段により指定された装置が情
報を転送すべきキャッシュメモリとして、前記命令用キ
ャッシュメモリを選択するようにしたので、将来命令と
されるデータを命令用キャッシュメモリへ書き込んでお
き、この書き込まれた情報を命令として命令用キャッシ
ュメモリからフェッチすることで、主記憶からのロード
が不要となり、必要な命令を高速にフェッチできる。

また、将来命令とされるデータが、従来のようにデー
タ用キャッシュメモリには書き込まれず、常に命令用キ
ャッシュメモリへ書き込まれるようにしので、データ用
キャッシュにおいて、使用されないデータの書き込みに
よって必要なデータを失うことが回避できる。

また、前記第２の指定手段により指定された装置が情
報を転送すべきキャッシュメモリとして、前記命令用キ
ャッシュメモリを選択すると同時に、前記第２の指定手
段により指定された装置とは異なる装置が情報を転送す
べきキャッシュメモリとして、前記データ用キャッシュ
メモリを選択するようにすることで、プロセッサおよび
ダイレクトメモリアクセスコントローラの一方が命令と
されるデータを命令用キャッシュメモリへ書き込んでい
る間に、もう一方の装置が通常のデータをデータ用キャ
ッシュメモリへ書き込むことができるので、処理効率の
向上を図ることができる。

従って、命令またはデータフェッチサイクルに伴うキ
ャッシュシステムのヒット率を常に高率に維持すること
が可能となり、メモリアクセス処理を大幅に向上できる
等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理システムの
概要を説明するブロック図、第２図は、第１図に示した
キャッシュ選択手段の構成を説明するブロック図、第３
図はこの発明に係る情報処理システムにおけるプログラ
ムローディング処理手順の一例を説明するフローチャー
ト、第４図はこの発明に係る情報処理システムにおける
DMACによるプログラムローディング処理手順の一例を説
明するフローチャート、第５図はこの発明に係る情報処
理システムにおけるDMACによるデータ書込み処理手順の
一例を説明するフローチャートである。 図中、101はプロセッサ、102は汎用外部レジスタ、103
はアドレスバス、104はコントロールバス、105はデータ
バス、106はCPL信号、107はアクセス種類信号（FC）、1
08はキャッシュ制御手段、109はキャッシュ選択手段、1
10はインストラクションキャッシュシステム、117はデ
ータキャッシュシステム、118は主記憶領域、119はディ
スク装置、130はDMACである。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサとメモリとダイレクトメモリア
   クセスコントローラとを有し、命令用キャッシュメモリ
   とデータ用キャッシュメモリとを備えた情報処理システ
   ムであって、アクセスの種類を指定する第１の指令手段
   と、命令とされる情報を転送する装置を指定する第２の
   指定手段と、前記第１、第２の指定手段による指定に基
   づいて、前記プロセッサおよび前記ダイレクトメモリア
   クセスコントローラが情報を転送すべきキャッシュメモ
   リの種別を選択する選択手段とを有し、この選択手段
   が、前記第２の指定手段により指定された装置が情報を
   転送すべきキャッシュメモリとして、前記命令用キャッ
   シュメモリを選択することを特徴とする情報処理システ
   ム。
2. 【請求項２】前記選択手段が、前記第２の指定手段によ
   り指定された装置が情報を転送すべきキャッシュメモリ
   として、前記命令用キャッシュメモリを選択すると同時
   に、前記第２の指定手段により指定された装置とは異な
   る装置が情報を転送すべきキャッシュメモリとして、前
   記データ用キャッシュメモリを選択することを特徴とす
   る請求項１記載の情報処理システム。