JP3147236B2 - キヤツシユメモリ装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、命令とデータをそれぞれ別のキヤツシユメ
モリに格納するキヤツシユメモリ装置に関するものであ
る。

【従来の技術】

従来のキヤツシユシステムには、CPUのインストラク
ション（命令）を記憶するインストラクシヨン・キヤツ
シユシステムと、CPUにより処理されたデータを記憶す
るデータ・キヤツシユシステムとがある。このようなキ
ヤツシユシステムでは、命令とデータをそれぞれ別のキ
ヤツシユに格納するために、プロセツサ（CPU）から出
力される命令のフエツチ信号か、またはデータのアクセ
スかを示す制御信号に基づいて、使用するキヤツシユ領
域を選択するようにしていた。 また、DMA（ダイレクトメモリアクセス）等によるメ
モリへのデータ転送の場合は、DMA転送されるデータは
一律にデータとしてメモリに転送されて記憶されるの
で、プログラム（命令）部分とデータ部分とが混在して
データキヤツシユメモリ上に記憶されてしまう。

【発明が解決しようとする課題】

このため、上記従来例では、プログラムの読込み時、
またはオペレーテイングシステムによるコンテキスト・
スイツチング等によつて、その後に実行するプログラム
をデイスク装置などからキヤツシユメモリに読込む場合
には、これらプログラムデータはデータとして読込まれ
るため、将来命令としてフエツチしなければならないイ
ンストラクションデータを、通常のデータタイプとして
キヤツシユメモリ（データキヤツシユ）に書込んでしま
うことになる。また、このとき同時に、インストラクシ
ョン・キヤツシユの内容を全部クリアしなければならな
いという問題があつた。 その結果、インストラクション・キヤツシユの内容が
全て失われるのに対し、データとして使用されないイン
ストラクションデータ（命令）がデータキヤツシユシス
テムに書込まれてしまうことになり、キヤツシユのヒツ
ト率を大幅に下げてしまうと言う欠点があつた。 本発明は上記従来例に鑑みてなされたもので、プロセ
ッサからの指示が命令フェッチである場合だけでなく、
主記憶へのアクセス対象アドレスが所定のアドレス領域
に含まれる場合にも命令キャッシュメモリを選択するキ
ャッシュメモリ装置を提供することを目的とする。

【課題を解決するための手段】

上記目的を達成するために本発明のキャッシュメモリ
装置は以下のような構成を備える。即ち、 命令データを記憶する命令キャッシュメモリと、 通常のデータを記憶するデータキャッシュメモリと、 主記憶へのアクセス対象アドレスが所定のアドレス領
域に含まれるか否かを判定する判定手段と、 前記主記憶へのアクセスが命令フェッチであるかデー
タアクセスであるかを指示するプロセッサからの指示
と、前記判定手段による判定結果とに基づいて、前記命
令キャッシュメモリ又はデータキャッシュメモリのいず
れかを前記アクセスの内容の読み書きの対象として選択
する選択手段とを備え、 前記選択手段は、前記指示が命令フェッチである場
合、または前記判定手段により、前記アクセス対象アド
レスが前記所定のアドレス領域に含まれると判定された
場合に、前記命令キャッシュメモリを選択することを特
徴とする。 ［作用］ 以上の構成により、主記憶へのアクセスが命令フェッ
チであるかデータアクセスであるかを指示するプロセッ
サからの指示と、主記憶へのアクセス対象アドレスが所
定のアドレス領域に含まれるか否かの判定結果とに基づ
いて、命令キャッシュメモリまたはデータキャッシュメ
モリのいずれかをアクセスの内容の読み書きの対象とし
て選択するとともに、指示が命令フェッチである場合、
またはアクセス対象アドレスが所定のアドレス領域に含
まれると判定された場合に、命令キャッシュメモリを選
択するように動作する。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳
細に説明する。 ＜データキヤツシユシステムの説明＞ 第１図〜第３図は本発明の第１の実施例のキヤツシユ
システムの概略構成を示すブロツク図である。 第１図において、101はプロセツサ（CPU）であり、第
１図に示すシステム全体の制御を行つている。このCPU1
01によるメモリアクセスの種類として、命令を読出すイ
ンストラクシヨン・フエツチと、データの書込み或は読
出しの２種類が存在する。130及び132は共に領域設定レ
ジスタで、これらのレジスタ130,132にはアクセスされ
るメモリの最大アドレス（MAX）及び最小アドレス（MI
N）がセツトされる。131及び133は共に比較器で、これ
ら比較器131,133により各対応する領域レジスタにセツ
トされた最大及び最小アドレスと、現在アクセスされて
いるアドレスとが比較され、その比較結果がキヤツシユ
選択部109に出力される。これにより、CPU101が領域設
定レジスタ130,132に設定されたアドレス領域内をアク
セスしているかどうかを判別することができる。これら
領域設定レジスタと比較器とを含む構成は本実施例に特
有の構成であり、本実施例では２組存在しているが、こ
れに限定されるものではない。 MAX1、MIN1、MAX2及びMIN2は領域設定レジスタ130,13
2に設定された最大アドレス及び最小アドレス情報を対
応する各比較器に出力するための信号で、それぞれ32ビ
ツトで構成されている。IN1信号（102）、IN2信号（10
6）はそれぞれ比較器131と133からの出力信号で、現在
アクセスしているアドレス領域が最大アドレスと最小ア
ドレスの間にあるときは共にハイレベルで出力され、こ
れら信号はキヤツシユ選択部109に入力されている。 キヤツシユ選択部109は、IN1、IN2及びCPU101より出
力される、命令をフエツチする信号かデータをアクセス
かを示すFC信号（107）の内容に基づいて、使用するキ
ヤツシユシステムを、インストラクシヨン・キヤツシユ
システム110及びデータ・キヤツシユシステム117のいず
れかから１つ選択している。 108はキヤツシユ制御部で、アクセスするメモリのア
ドレス空間に応じて、各キヤツシユ・システムへの書込
み許可を与えるかどうかを制御している。110はインス
トラクシヨン・キヤツシユシステム全体を示し、インス
トラクシヨン・キヤツシユタグITと、インストラクシヨ
ン・キヤツシユIC及びインストラクシヨン・バリツドビ
ツトIV128から構成されている。 本実施例では、このキヤツシユシステムにダイレクト
マツピングのライトスルー方式を採用したが、本発明は
これに限定されるものではない。 113はインストラクシヨン・キヤツシユシステム110を
選択する選択信号IS、114はデータキヤツシユシステム1
17を選択する選択信号DSを示している。117はデータキ
ヤツシユシステム全体を示し、データタグDTとデータキ
ヤツシユDC及びデータバリツドビツト（DV）から構成さ
れる。118はCPU101の主記憶部、119はデイスクである。 120はインストラクシヨン・キヤツシユシステム110用
のアドレスコンパレータ（ICOM）でインストラクシヨン
・ヒツトIH信号121及び、インストラクシヨン・リプレ
ースIR信号122を出力する。123はデータ・キヤツシユシ
ステム117用のアドレスコンパレータ（DCOM）で、デー
タヒツトDH信号124とデータリプレースDR信号125を出力
する。126はデータキヤツシユ用のバスバツフア、127は
インストラクシヨン・キヤツシユ用のデータバスバツフ
アである。 以下、第１図に従つて本実施例を説明する。 CPU101による主記憶部118のアクセスには、実行する
命令の読込み、即ち命令（インストラクシヨン）のフエ
ツチに伴うアクセスと、データの書込みや読出しを行う
データアクセスの２種類が存在する。 また、デイスク119等のI/O装置をアクセスして読出し
たデータは、キヤツシユシステム中に書込まれないよう
に構成されている。このような制御は、キヤツシユ制御
部108によつて行なわれる。 まず、命令フエツチの場合は、CPU101はFC信号107を
ハイレベルにして命令フエツチであることをキヤツシユ
選択部109に指示し、リード信号やアドレス信号を出力
して命令を読込む。一方、データアクセスの場合は、FC
信号107をロウレベルとし、読出し信号とアドレス信号
を出力してデータの読出しを行い、書込みの場合は、書
込み信号とアドレス信号とを出力してデータの書込みを
行う。 まず最初に、本実施例における命令フエツチの場合を
説明する。 第３図は領域指定レジスタと比較器との構成を示すブ
ロツク図である。 図において、301は最大アドレスを記憶するMAXレジス
タ、302は最小アドレスを記憶するMINレジスタである。
これらMAXレジスタ301とMINレジスタ302は、アドレスバ
ス103上のアドレスデータがデコーダ307によりデコード
されて選択される。303,304は共に比較器で、A,B入力端
子に入力された値を比較して、その比較結果（Ａ＝B,A
＞Ｂ或はＡ＜Ｂ）に対応する出力信号をロウレベルで出
力している。 命令フエツチの場合、第３図において、MAXレジスタ3
01及びMINレジスタ302の両方には、CPU101によつてアク
セスされることのない同一アドレス値が書込まれる。こ
れにより、アドレスバス103のアドレス値がどのような
値であつても、比較器303,304の各Ａ＝Ｂ出力と、Ａ＞
Ｂ出力或はＡ＜Ｂ出力のいずれかがハイレベルとなるた
め、AND回路310と311のいずれかの出力がハイレベルと
なる。これにより、IN1信号102はハイレベルとなり、同
様にして、IN2信号106もハイレベルとなる。 第２図はキヤツシユ選択部109の回路構成を示すブロ
ツク図である。 第２図において、前述したように、IN1,IN2が共にハ
イレベルのときは、信号201がハイレベルになり、FC107
がハイレベルの場合はIS信号113（ハイツルー）がハイ
レベルで、ロウレベルの場合はDS信号114がロウレベル
で出力される。このIS信号113はインストラクシヨン・
キヤツシユシステム110を選択するための信号であり、
一方、DS信号114（ロウツルー）はデータ・キヤツシユ
システム117を選択するための信号である。これによ
り、命令のフエツチの場合はFC信号107がハイレベルと
なるためIS信号113が出力され、インストラクシヨン・
キヤツシユシステム110が選択される。 この状態で命令をフエツチするアドレスが出力される
と、アドレスの上位部分（インデツクス）によつて、イ
ンストラクシヨン・キヤツシユタグITから１つのエント
リが選ばれ、その中に格納されているアドレスの下位部
分（タグ）がインストラクシヨン・コンパレータICOM12
0に出力される。この時同時に、ICOM120には、アドレス
バス103を介してCPU101から出力されたアドレスのタグ
部分が入力され、両者が比較される。これにより、ITか
らのタグと、CPU101からのアドレスのタグが一致し、IV
がセツトされているとキヤツシユヒツトとなり、IH121
が出力される。これによつてインストラクシヨン・キヤ
ツシユICから出力されたデータがインストラクシヨン・
バツフア127を経由してデータバス105に出力され、CPU1
01はこのデータを読込んで、命令フエツチを終了する。 なお、前述の場合、IT内のタグの内容と、CPU101から
のタグが一致しないか、又はIV128がセツトされていな
い時はキヤツシユミスとなり、インストラクシヨンリプ
レースIR信号122が出力され、引き続きCPU101は主記憶
部118にアクセスする。必要な命令が主記憶部118から読
出されると同時に、ITタグにその時のCPU101から出力さ
れたタグの内容が書込まれ、その時のデータバスの内容
がICに書込まれる。そして、これと同時に、インストラ
クシヨンバリツドビツトIVがセツトされる。そして次
回、同じアドレスから命令フエツチを行うとキヤツシユ
ヒツトとなり、インストラクシヨン・キヤツシユシステ
ム110よりインストラクシヨンデータがフエツチされ
る。 次に、CPU101がデータを読込む場合について説明す
る。 この場合は、命令フエツチでないためFC信号107がロ
ウレベルとなり、信号201（第２図）は上記と同様にハ
イレベルとなる。従つて、第２図に示すキヤツシユ選択
部109により、データキヤツシユ選択信号DS114がロウレ
ベルで出力され、データキヤツシユシステム117が選択
される。その後、前述した場合のフエツチの場合と同様
に、キヤツシユヒツトの場合はデータキヤツシユシステ
ム117よりデータが読込まれ、ミスの場合は、主記憶部1
18から読込むと同時にデータキヤツシユシステム227へ
の書込みが行なわれる。 CPU101から主記憶部118への書込みはデータを書込む
場合のみである。よつてデータの書込みの場合には、イ
ンストラクシヨン・キヤツシユシステム110が選択され
ることはない。なお、CPU101によりデータが主記憶部11
8へ書込まれる場合、そのデータをキヤツシユに書込む
か否かを決定するにはいくつかのアルゴリズムが存在す
るが、本実施例ではキヤツシユへのアクセスが許されて
いる領域、つまりキヤツシング許可領域への書込みの場
合には無条件に新しいエントリを生成し、キヤツシユに
も書込むアルゴリズムつまりライトアロケートモードと
して公知のアルゴリズムを採用している。 CPU101により主記憶部118に対して書込みが発生した
場合、キヤツシユ制御部108によりDTが書込み可能状態
となる。これと同時にDVをセツト可能状態とする。CPU1
01よりアドレスが出力されると、インデツクス部分によ
り選択されたエントリのDTに出力されたアドレスのタグ
部分が書込まれ、データバリツドビツトDVがセツトされ
る。さらにCPU101よりアドレスが出力されるとDCのイン
デツクスによつて選択されたエントリにデータバス上の
データが書込まれる。同時に主記憶部118にも書込みが
行なわれる。 次にデータのローデイングに関して説明する。装置の
電源を投入した時や、プログラム実行に必要なデータが
主記憶部118上に存在しない場合に、デイスク119により
データのローデイングが行なわれる。この場合、主記憶
部118にデータが書込まれると同時に、上記と同様にキ
ヤツシユにも書込まれる。その後、CPU101がそのデータ
を必要とした時にはキヤツシユヒツトとなり、キヤツシ
ユからデータが読出される。 これはCPU101によつて行なわれる場合に加え、DMAC
（ダイレクトメモリアクセスコントローラ：図示せず）
等によつて行なわれる場合もある。 この場合は常に、データタイプとして扱われるデータ
をデータタイプとしてアクセスするので問題は起こらな
い。 次に、プログラムのローデイングについて説明する。 電源投入後のプログラムブート時や仮想記憶をサポー
トしたオペレーテイングシステムの下で動くシステムに
おいて、ページフオルト等により、将来プログラムとし
て、命令のフエツチでアクセスされるデータをデイスク
119等から主記憶部118へ読込む場合が生じる。このよう
な読込みが実際に行なわれる時には、CPU101またはDMAC
は、通常のデータとしてデイスク119等からデータを読
込む。読込みが終了した後、CPU101はこの領域に命令の
フエツチを行い、プログラムの実行を行う。 この場合、前述したように従来では、ローデイングさ
れたプログラムはデータキヤツシユ中に存在し、命令フ
エツチでキヤツシユより読出されることがなかつたのに
加え、命令キヤツシユには、デイスクからの読込む以前
のプログラムが残つていて、これをクリアする必要があ
つた。また、プログラムの書込みを行う主記憶上の領域
は、CPUによつて限定され一般にデータのアクセスは行
なわれなかつた。 以下、本実施例におけるCPU101によるプログラムのロ
ーデイングについて説明する。 まず、CPU101がプログラムのローデイングを行う必要
が発生した場合は、書込むべき主記憶部118の領域の最
大アドレスを領域設定レジスタのMAXレジスタ301に、書
込まれる最小アドレスをMINレジスタ302に書込む。ここ
で、領域設定レジスタ130,132はメモリ空間中のI/O領域
（メモリマツプドI/O）に割当てられている。MAXレジス
タ301に設定された最大アドレスはその後、常に比較器3
03のＡ入力に入力される。一方、MINレジスタ302に設定
された最小アドレスは、同様にして比較器304のＡ入力
に入力される。 この後、CPU101によるプログラミングのローデイング
が、この最小アドレスと最大アドレスの間で行なわれる
と、アドレスバス103に出力されたアドレスが比較器30
3,304のＢ入力端子に入力され、それぞれＡ入力と比較
される。 プログラムのローデイングによつて主記憶部118への
書込みが行なわれる場合、そのアドレスが上記設定され
た領域内にある場合、比較器303の出力の内、Ａ＝Ｂ又
はＡ＞Ｂがロウレベルとなり、信号305がロウレベルと
なる。同様に、比較器304の出力の内、Ａ＝Ｂ又はＡ＜
Ｂがロウレベルとなり、これにより信号306がロウレベ
ルとなる。 この結果、信号IN1（102）がロウレベルとなり、第２
図に示すキヤツシユ選択部109により、信号201がロウレ
ベルとなる。こうしてIS信号113がロウレベル、DS信号1
14がハイレベルとなり、インストラクシヨン・キヤツシ
ユシステム110が強制的に選択され、書込まれたデータ
をインストラクシヨン・キヤツシユ110に書込む。 次にCPU101が、命令のフエツチのためにこのアドレス
をアクセスした場合、インストラクシヨン・キヤツシユ
110よりデータが読出される。また、この時、データキ
ヤツシユの内容はこわれない。これと同様の領域の設定
が、領域設定レジスタ132を用いても行うことができ
る。従つて、本実施例では任意のアドレスの任意の大き
さのプログラムローデイング領域が２組設定できること
になる。なお、これら領域のアドレスは固定であつても
良く、その大きさを固定にすることもできる。 また、前述した領域の外の部分をアクセスする場合に
は上述した様に、FC信号107とキヤツシユ制御部108に従
つて使用されるキヤツシユシステムが選択される。ま
た、プログラムをローデイングする領域つまり、テキス
ト領域が固定で変化しないのであれば、上記領域レジス
タは一度設定するのみで良いことはもちろんである。 以上説明したように本実施例によれば、例えば電源投
入後のプログラムのブート仮想記憶システムのページフ
オルト等によつて、将来プログラムとしてフエツチされ
るコードをデイスク等の外部記憶装置からローデイング
する場合、予めローデイングする先の領域を設定してお
くことにより、その後、プログラムはインストラクシヨ
ンキヤツシユへ、データはデータキヤツシユに自動的に
書込まれる。 ＜他の実施例（第４図）＞ 前述の実施例では、領域設定レジスタをMAXレジスタ3
01とMINレジスタ302とで構成するようにしたが、第４図
に示す様にベースレジスタ401とレングスレジスタ402及
び加算器405で構成してもよい。 第４図において、プログラムをローデイングする領域
のベースアドレス（最小アドレス）をベースレジスタ40
1に、ローデイングするために使うメモリの大きさをレ
ングスレジスタ402に書込む。ベースレジスタの内容は
比較器403に入力され、同時に加算器405にも入力されて
いる。加算器405のもう一方の入力には、レンングスレ
ジスタ402の内容が入力される。これにより加算器405
は、ベースレジスタ401とレングスレジスタ402の内容を
加算し、比較器404に出力する。 この様にして、比較器403は第３図の比較器304のよう
に動作し、比較器404は第３図の比較器303のように動作
する。 この他の実施例により、通常のプログラムローデイン
グの場合に多く発生する、ローデイング先頭アドレスと
プログラムサイズのみが分つているような場合であつて
も、領域サイズを容易に指定することができるため、ソ
フトウエアによる処理を軽減することができる。 また、レングスレジスタ402から加算器405への信号線
を、任意ビツト数シフトさせて加算器405に接続するこ
とにより、データレングスを、ある一定のサイズのペー
ジ単位とすることも可能となり、例えばUNIX等に用いら
れているような、ページングシステムに最適な設定方法
を実現できる。 以上説明したように本実施例によれば、命令のローデ
イングを行う領域を設定することにより、プログラムに
より特別な処理を行なうことなく、プログラムのローデ
イング時に、将来命令としてフエツチされるプログラム
データをインストラクシヨン・キヤツシユシステムに書
込むことができる。また、このプログラムデータをフエ
ツチする際に、主記憶部へのアクセスを行なうことなく
キヤツシユシステムからプログラムをフエツチすること
ができるため、高速処理が可能となる。 これと同時に、従来必要だつたインストラクシヨン・
キヤツシユシステムの内容をクリアする必要がなくな
り、更にデータ・キヤツシユの内容をこわすこともなく
なるので、キヤツシユメモリのヒツト率の大幅な向上が
得られる。

【発明の効果】

以上説明したように本発明によれば、プロセッサから
の指示が命令フェッチである場合だけでなく、主記憶へ
のアクセス対象アドレスが所定のアドレス領域に含まれ
る場合にも命令キャッシュメモリをアクセスの内容の読
み書きの対象として選択することにより、主記憶の所定
のアドレス領域に通常のデータとして書き込まれ将来は
命令としてフェッチされるデータも命令キャッシュメモ
リに記憶させるので、データキャッシュメモリにおい
て、使用されないデータの書き込みによって必要なデー
タを失うことが回避でき、キャッシュメモリのヒット率
が向上し、高速アクセスが容易に実現できるという効果
がある。

【図面の簡単な説明】

第１図は本実施例のキヤツシユシステムの概略構成を示
すブロツク図、 第２図は本実施例のキヤツシユシステムにおけるキヤツ
シユ選択部の構成を示すブロツク図、 第３図は領域設定レジスタと比較器の構成を示すブロツ
ク図、そして 第４図はその他の実施例における領域設定レジスタと比
較器の構成を示すブロツク図である。 図中、101……プロセツサ（CPU）、103……アドレスバ
ス、104……コントロールバス、105……データバス、10
8……キヤツシユ制御部、109……キヤツシユ選択部、11
0……インストラクシヨン・キヤツシユシステム、117…
…データキヤツシユシステム、118……主記憶部、119…
…デイスク、130,132……領域設定レジスタ、131,133…
…比較器、301……MAXレジスタ、302……MINレジスタ、
303,304……比較器である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】命令データを記憶する命令キャッシュメモ
   リと、 通常のデータを記憶するデータキャッシュメモリと、 主記憶へのアクセス対象アドレスが所定のアドレス領域
   に含まれるか否かを判定する判定手段と、 前記主記憶へのアクセスが命令フェッチであるかデータ
   アクセスであるかを指示するプロセッサからの指示と、
   前記判定手段による判定結果とに基づいて、前記命令キ
   ャッシュメモリ又はデータキャッシュメモリのいずれか
   を前記アクセスの内容の読み書きの対象として選択する
   選択手段とを備え、 前記選択手段は、前記指示が命令フェッチである場合、
   または前記判定手段により、前記アクセス対象アドレス
   が前記所定のアドレス領域に含まれると判定された場合
   に、前記命令キャッシュメモリを選択することを特徴と
   するキャッシュメモリ装置。
2. 【請求項２】前記判定手段は、前記所定のアドレス領域
   の最大アドレスと最小アドレスとを記憶するアドレス記
   憶手段と、該アドレス記憶手段に記憶された最大アドレ
   ス及び最小アドレスのそれぞれと前記アクセス対象アド
   レスとを比較する比較手段とを備えることを特徴とする
   請求項１に記載のキャッシュメモリ装置。
3. 【請求項３】前記判定手段は、前記所定のアドレス領域
   の最小アドレスと領域サイズとを記憶する領域記憶手段
   と、該領域記憶手段に記憶された最小アドレスと領域サ
   イズとを加算する加算手段と、該加算手段による加算結
   果及び前記領域記憶手段に記憶された最小アドレスのそ
   れぞれと前記アクセス対象アドレスとを比較する比較手
   段とを備えることを特徴とする請求項１に記載のキャッ
   シュメモリ装置。