JP2002024088A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリのヒット率を向上させ処理
速度を向上する。 【解決手段】 CPU１内部にアクセスの優先度を示すレ
ジスタ７と、キャッシュのデータ毎にデータの保持優先
度を示すメモリ２を持ち、CPU１からのアクセスがミス
ヒットした場合に、アクセス優先度と該当データの保持
優先度を比較し、データの保持優先度の方が高い場合は
キャッシュの更新を行わないことで、頻繁にアクセスさ
れる確率の高いキャッシュのデータを保護することで、
キャッシュのヒット率を上げ処理速度を向上させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特にキャッシュメモリを内蔵するマイクロコンピ
ュータ等のデータ処理装置に関するものである。

【０００２】

【従来の技術】近年、機器制御分野においても高性能な
マイクロコンピュータが使われ始めている。大容量なプ
ログラム/データを高速に実行するために、マイクロコ
ンピュータと大容量主記憶メモリの間に、キャッシュメ
モリを搭載し、マイクロコンピュータを効率的に動作さ
せている。

【０００３】以下従来のデータ処理装置について図面を
参照しながら説明する。

【０００４】図５は従来のデータ処理装置の制御を示す
構成図である。41はCPUであり、外部からプログラム・
データを読み込み、処理結果をデータとして書き込む
（以後アクセスと略す）。42は従来のキャッシュメモリ
装置である。3は外部バス制御装置である。4は選択器で
第一の記憶装置5からの該当データ25と外部バス制御装
置3からの読み出しデータ26を選択しCPU41へ読み出しデ
ータ28として出力する。20はアドレス信号であり、CPU
がアクセスするプログラムまたはデータの格納場所を示
している。アドレス信号20は、タグアドレス21とフィー
ルドアドレス22にビットの並び順で分けられる。通常、
第一の記憶装置のワード数分のフィールドアドレスをア
ドレス信号20の下位側にとり、アドレス信号20のそれ以
外の上位側をタグアドレス21にとる。5は第一の記憶装
置で、フィールドアドレス22から、記憶してある該当タ
グアドレス値23と、キャッシュ内容が正常値を記憶して
いるか否かを示す該当フラグビット値24と、キャッシュ
している該当データ25を出力する（以後キャッシュ内容
が正常値を記憶している場合をバリッドと呼び、そうで
ない場合をインバリッドと呼ぶ）。6は第一の比較器
で、第一の記憶装置5からの該当フラグビット値24がバ
リッドを示し且つ第一の記憶装置5からの該当タグアド
レス値23とCPU41からのタグアドレス値21が一致したか
否かを検出しミスヒット信号27を出力する（以後該当フ
ラグビット値24がバリッドで且つ該当タグアドレス23が
タグアドレス値21と一致した場合ヒット、そうでない場
合をミスヒットと呼ぶ）。ミスヒットの場合は、外部バ
ス制御装置3により外部記憶装置11から読み出されたデ
ータ26は、第一の記憶装置5にタグアドレス21及び該当
フラグビットをバリッドに更新する。

【０００５】第一の比較器６、第一の記憶装置５で１組
のウエイを構成する。一般にウエイが１組のものをダイ
レクトマップ方式、2組以上のものをセットアソシアテ
ィブ方式と呼ばれている。

【０００６】以上のように構成された従来のデータ処理
装置において、読み込み時の場合について説明する。CP
U41読み出しのためのアドレスをアドレス信号20に出力
する。アドレス信号20の一部フィールドアドレス22か
ら、記憶してある該当タグアドレス値23と、該当フラグ
ビット値24と、キャッシュしている該当データ25を出力
する。第一の比較器6で、第一の記憶装置5からの該当フ
ラグビット値24の値と該当タグアドレス値23とCPU41か
らのタグアドレス21の値から、ヒット・ミスヒットの判
定を行う。ヒットした場合は第一の記憶装置5からの該
当データ25を選択器4を経由してCPU41へ伝えアクセスを
完了する。ミスヒットした場合は、外部バス制御装置3
が外部記憶装置11からデータを読み出した後データ26へ
出力し、選択器4を経由してCPU41に伝えアクセスを完了
するとともに、第一の記憶装置にアクセス中のタグアド
レス21と読み出したデータ26及び該当フラグビット値24
をバリッドの値で該当フィールドアドレスに記憶する。

【０００７】一般にキャッシュメモリ装置は比較的小容
量で高速に設計され、外部記憶装置は比較的大容量で低
速に設計される。CPU41からのアクセスがキャッシュメ
モリ装置にヒットしている間は高速に実行できるが、ミ
スヒットすると外部記憶装置の速度に律速され、CPUの
処理能力が落ちる。

【０００８】

【発明が解決しようとする課題】システムを制御する制
御マイコンの分野では、コンピュータ分野と異なり、あ
らかじめ処理するプログラムが決まっている場合が多
い。プログラム開発側では、キャッシュされたデータが
再度使用される確率があらかじめわかっていても、外部
から読み出したデータをキャッシュするかしないかを制
御できない。キャッシュのヒット率が下がり、全体のマ
イクロコンピュータの処理性能を十分に発揮できない。

【０００９】本発明はかかる課題に鑑み、キャッシュの
ヒット率を向上させることで、処理性能の高いマイクロ
コンピュータを提供することを目的とする。

【００１０】

【課題を解決するための手段】アクセスの優先度を示す
記憶手段と、キャッシュしてあるデータの保持優先度を
示す記憶手段とを備え、前記アクセスの優先度と、キャ
ッシュしてあるデータの保持優先度を比較し、キャッシ
ュ内容の更新を制御する機能を有している。

【００１１】さらに複数のウエイを持つキャッシュメモ
リ装置においては、アクセスの優先度を示す記憶手段
と、前記ウエイ毎にキャッシュしてあるデータの保持優
先度を示す記憶手段を備え、前記ウエイ毎からのデータ
の保持優先度から、最も低い保持優先度のウエイを選択
し、その保持優先度を出力する手段と、前記アクセスの
優先度と、最も低い保持優先度のウエイの保持優先度と
を比較し、キャッシュ内容の更新を制御する機能を有し
ている。

【００１２】

【発明の実施の形態】以下、本発明の第一の実施の形態
について、図１、２を用いて説明する。

【００１３】図１は本発明の第一の実施の形態における
データ処理装置の制御を示す構成図である。図１におい
て既に説明した従来のデータ処理装置の構成図と同一構
成要素については、同一番号を付しその説明は省略す
る。

【００１４】1はCPUであり、外部からプログラム・デー
タを読み込み、処理結果をデータとして書き込む。2は
本発明の第一の実施の形態におけるキャッシュメモリ装
置である。７は第一のレジスタで、CPU１よりプログラ
ムにより読み出しまたは書き込み可能な構成で且つ書き
込まれた内容をアクセス優先度30として出力する。8は
第二の記憶装置であり、アクセス中のフィールドアドレ
ス22により該当保持優先度29を出力する。該当保持優先
度はキャッシュ内容更新時にアクセス優先度7の値で更
新されるが、CPU1からもプログラムにより更新可能な構
成とする。9は第二の比較器であり、第二の記憶装置8か
らの該当保持優先度29と、第一のレジスタ7からのアク
セス優先度30を比較し、第二の記憶装置8からの該当保
持優先度29の優先度が高く且つ、第一の記憶装置の該当
フラグビット値24がバリッドを示す場合、第一の記憶装
置5及び第二の記憶装置8の該当フィールドを更新するか
どうかを示すマスク信号31を出力する。

【００１５】具体的に説明するためにここではビット構
成の一例をあげる。第一のレジスタ7は3ビットのレジス
タで構成し、7を示している時に最優先とする。アドレ
ス信号20は32ビットで構成し、フィールドアドレス22を
アドレス信号の11から2ビット目に、タグアドレス21を3
1から12ビット目に割り当て、第一の記憶装置5は１ワー
ドを、該当タグアドレス値23（21ビット）と、該当フラ
グビット値24（１ビット）と、該当データ25(32ビット)
で構成し1024ワードを備える。第二の記憶装置8は１ワ
ードを、該当保持優先度29(3ビット)で構成し1024ワー
ドを備える。ビット数は第一のレジスタ7のビット数と
同じにし、ワード数は第一の記憶装置5と同一に構成す
る。

【００１６】図２は第一の実施の形態のキャッシュ装置
におけるキャッシュ内容の更新アルゴリズムのフローチ
ャートである。アクセス開始されると、101において、
該当フラグビット24がバリッドか判断し、インバリッド
の場合104でキャッシュ内容を現在のアクセスで更新
し、105により外部記憶装置11から読み出したデータ26
をCPU１へ出力しサイクルを終了する。101においてバリ
ッドの場合102で該当タグアドレス23とアクセス中のタ
グアドレス21の不一致を判断する。一致した場合はキャ
ッシュ内容が有効であるので106において該当データ25
をCPU1へ出力しサイクルを終了する。102において不一
致であれば、該当保持優先度29とアクセス優先度30の比
較を行い該当保持優先度29が高い場合は、105において
外部メモリ装置11から読み出したデータ26をCPU1へ出力
し、サイクルを終了する。103において該当保持優先度2
9が同じまたは低い場合は、104においてキャッシュ内容
を現在のアクセスで更新し、105により外部記憶装置か
ら読み出したデータ26をCPU１へ出力しサイクルを終了
する。

【００１７】以上のように構成された本発明の第一の実
施の形態におけるデータ処理装置において、読み込み時
の場合について説明する。

【００１８】アクセス開始前にアクセスの優先度を示す
第一のレジスタ7にプログラムにより値を書き込んでお
く。再度利用される可能性の高いアクセスを行う場合
は、アクセスの優先度を高く設定し、そうでない場合は
低く設定する。一般的にはプログラムにおけるループ処
理中はプログラム、データ共に再度利用される可能性が
非常に高い。コンパイラにより、ループ処理を認識し
て、ループ処理に入る前にアクセス優先度を高く設定す
る命令を挿入し、ループ処理が終わると元に戻す命令を
挿入することも可能である。またプログラム開発者によ
り、頻繁にアクセスされることが分かっている関数や割
り込みハンドラの中でアクセス優先度を高くし、関数
や、割り込みハンドラから戻る時にアクセス優先度を戻
すことも効果的である。

【００１９】CPU1は読み出しのためのアドレスをアドレ
ス信号20に出力する。アドレス信号20の一部フィールド
アドレス22から、第一の記憶装置5から記憶してある該
当タグアドレス値23と、該当フラグビット値24と、キャ
ッシュしている該当データ25を出力し、第二の記憶装置
8から、該当保持優先度29を出力する。第一の比較器6
で、第一の記憶装置5からの該当フラグビット値24と該
当タグアドレス値23とCPU1からのタグアドレス21の値か
ら、ヒット・ミスヒットの判定を行う。ヒットした場合
は第一の記憶装置からの該当データ25を選択器4を経由
してCPU1へ伝えアクセスを完了する。ミスヒットした場
合は、外部バス制御装置3が外部記憶装置11から該当デ
ータを読み出しデータ26へ出力し、選択器4を経由してC
PU1に伝えアクセスを完了するとともに以下の処理を行
う。第二の比較器9により、第一のレジスタ7からのアク
セスの優先度データ30と、第二の記憶装置8からの該当
保持優先度29を比較し、第二の記憶装置8からの該当保
持優先度29の方が高く且つ、第一の記憶装置5からの該
当フラグビット値24がバリッドを示した場合、マスク信
号31が出力され第一の記憶装置5、及び第二の記憶装置8
は更新されない。アクセスの優先度データ30が高いまた
は該当フラグビット値24がインバリッドを示した場合に
は、第一の記憶装置5にアクセス中のタグアドレス21、
フラグビットをバリッド、及び読み出したデータ26を該
当フィールドアドレスに更新し、第二の記憶装置8に第
一のレジスタ7のアクセスの優先度データ30を該当フィ
ールドアドレスに更新する。

【００２０】以上のように本発明の第一の実施の形態に
よれば、プログラムから設定可能なレジスタの値によ
り、キャッシュの内容を更新するかしないかを容易に設
定できる。プログラムによりキャッシュデータを再利用
する、しないが明確な場合は勿論のこと、確率的に再利
用の可能性が高いことが予め分かっている場合など、キ
ャッシュのヒット率を大幅に向上することが可能にな
る。

【００２１】なお本発明の第一の実施の形態においてア
クセスの優先度を示すレジスタをCPU１の内部に持つよ
うに説明したが、CPUの外部にあっても良い。

【００２２】以下、本発明の第二の実施の形態につい
て、図３，４を用いて説明する。

【００２３】図３は本発明の第二の実施の形態における
データ処理装置の制御を示す構成図である。図1、5にお
いて既に説明した従来のデータ処理装置及び第一の実施
の形態におけるデータ処理装置の構成図と同一構成要素
については、同一番号を付しその説明は省略する。

【００２４】54は、第一の記憶装置5、第二の記憶装置
8、第一の比較器6により構成され、ウエイ部(1)と呼
ぶ。まったく同一な構成で55をウエイ部(2)と呼ぶ。50
はウエイ選択回路であり、キャッシュ内容を更新する場
合どのウエイ部を選択するかを決定する。51は論理積回
路であり、各ウエイ部からのミスヒット信号27の論理積
をとり、外部バス制御装置3に外部記憶装置11へのアク
セスを指示するアクセス要求信号61を出力する。52は選
択器で、ウエイ部（１）54、ウエイ部（２）55の第一の
比較器6からのミスヒット信号27を用いて、各ウエイ部
からの該当データ25または外部バス制御装置からの出力
データ26を選択する。53は第三の比較器で各ウエイ部2
からの該当フラグビット値24と、該当保持優先度29を比
較し、該当保持優先度29 の低い方のウエイ部を示すウ
エイ選択信号62と、低い保持度を選択して該当保持度64
として出力する。

【００２５】図4は第二の実施の形態のキャッシュ装置5
6におけるキャッシュ内容の更新アルゴリズムのフロー
チャートである。アクセス開始されると、201におい
て、ウエイ部（１）54の該当フラグビット24がバリッド
か判断する。インバリッドの場合、214において、ウエ
イ部（２）55の該当フラグビット24がバリッドか判断し
インバリッドの場合208でウエイ部（1）54のキャッシュ
内容を現在のアクセスで更新し、207により外部記憶装
置から読み出したデータ26をCPU１へ出力しサイクルを
終了する。214においてバリッドの場合は215でウエイ部
（２）の該当タグアドレス23とタグアドレス21の一致を
判断する。一致した場合はキャッシュ内容が有効である
ので213においてウエイ部（２）55の該当データ25をCPU
1へ出力しサイクルを終了する。215において不一致であ
れば、208でウエイ部（1）54のキャッシュ内容を現在の
アクセスで更新し、207により外部記憶装置から読み出
したデータ26をCPU１へ出力しサイクルを終了する。201
においてバリッドの場合202にてウエイ部（２）55の該
当フラグビット24がバリッドか判断する。インバリッド
の場合、212において、ウエイ部（１）54の該当タグア
ドレス23とタグアドレス21の一致を判断する。一致した
場合はキャッシュ内容が有効であるので211においてウ
エイ部（1）54の該当データ25をCPU1へ出力しサイクル
を終了する。212において不一致であれば、210でウエイ
部（2）55のキャッシュ内容を現在のアクセスで更新
し、207により外部記憶装置から読み出したデータ26をC
PU１へ出力しサイクルを終了する。202においてバリッ
ドの場合は、203において、ウエイ部（１）5４の該当タ
グアドレス23とタグアドレス21の一致を判断する。一致
した場合はキャッシュ内容が有効であるので211におい
てウエイ部（1）54の該当データ25をCPU1へ出力しサイ
クルを終了する。203において不一致であれば、204でウ
エイ部（２）55の該当タグアドレス23とタグアドレス21
の一致を判断する。一致した場合はキャッシュ内容が有
効であるので213においてウエイ部（２）55の該当デー
タ25をCPU1へ出力しサイクルを終了する。204において
不一致であれば、205にてウエイ部（２）55とウエイ部
（１）54の該当優先保持度29を比較しウエイ部（２）55
の方が低い場合、209にてウエイ部（２）55の該当優先
保持度29をアクセス優先度30と比較し高い場合は207に
より外部記憶装置から読み出したデータ26をCPU１へ出
力しサイクルを終了する。209にて優先保持度が高くな
い場合は、210でウエイ部（2）55のキャッシュ内容を現
在のアクセスで更新し、207により外部記憶装置から読
み出したデータ26をCPU１へ出力しサイクルを終了す
る。205にてウエイ部（２）55の方が高い場合は、206に
てウエイ部（１）54の該当優先保持度29をアクセス優先
度30と比較し高い場合は207により外部記憶装置から読
み出したデータ26をCPU１へ出力しサイクルを終了す
る。206にて優先保持度が高くない場合は、208でウエイ
部（１）54のキャッシュ内容を現在のアクセスで更新
し、207により外部記憶装置から読み出したデータ26をC
PU１へ出力しサイクルを終了する。

【００２６】以上のように構成された本発明の第二の実
施の形態におけるデータ処理装置において、読み込み時
の場合について説明する。アクセス開始前にアクセスの
優先度を示す第一のレジスタ7にプログラムにより値を
書き込んでおく。再度利用される可能性の高いアクセス
を行う場合は、アクセスの優先度を高く設定し、そうで
ない場合は低く設定する。CPU1は読み出しのためのアド
レスをアドレス信号20に出力する。ウエイ部（１）5
４、ウエイ部（２）55それぞれで、アドレス信号20の一
部フィールドアドレス22から、第一の記憶装置5から記
憶してある該当タグアドレス値23と、該当フラグビット
値24と、キャッシュしている該当データ25を出力し、第
二の記憶装置8から、該当保持優先度29を出力する。第
一の比較器6で、第一の記憶装置5からの該当フラグビッ
ト値24の値と該当タグアドレス値23とCPU1からのタグア
ドレス21の値から、ヒット・ミスヒットの判定を行いミ
スヒット信号27を出力する。ウエイ部（１）54またはウ
エイ部（２）55どちらかがヒットした場合は第一の記憶
装置5からの該当データ25を選択器52を経由してCPU1へ
伝えアクセスを完了する。ウエイ部（１）54、ウエイ部
（２）55の両方でミスヒットの判定の場合は、ミスヒッ
ト信号27の論理和を論理積回路51により、ウエイ部
（１）54、ウエイ部（２）55の両方でミスヒットを検出
し、その出力61から外部バス制御装置3に伝え、外部バ
ス制御装置3が外部記憶装置からデータを読み出した後
データ26へ出力し、選択器52を経由してCPU1に伝えアク
セスを完了するとともに、キャッシュデータを更新する
ために、以下の処理を行う。第三の比較器53により、ウ
エイ部(1)54 、ウエイ部（２）55の該当フラグビット値
24と、該当保持優先度29の比較を行い比較結果62として
出力するとともに、優先度の低い該当データ保持度を比
較後データ保持度64として出力する。比較は最初に該当
フラグビット値24に対して行い、インバリッドを示す方
を保持度が低いと判断し、双方の該当フラグビット値24
がバリッドの場合は、該当保持優先度29を比較する。第
二の比較器9により、第一のレジスタ7からのアクセスの
優先度データ30と、第三の比較器53からの比較後データ
保持度64を比較し、比較後データ保持度の方が高い場合
マスク信号31を出力する。ウエイ選択回路50では、第三
の比較器53から比較結果62より、優先度の低いウエイ部
を選び且つ第二の比較器9から該当ウエイの該当フィー
ルドのデータ保持度が、該当アクセスの優先度データ30
よりも低い場合に該当ウエイの更新許可信号60または61
を出力する。ウエイ部(1)54、ウエイ部(2)55では更新許
可信号60、61を受け取れば、外部バス制御装置3が外部
記憶装置11から読み出したデータ26と、タグアドレス21
と、フラグビットにバリッドにして、アクセス優先度30
を、該当ウエイ部(1)54または該当ウエイ部(2)55の第一
の記憶装置5及び第二の記憶装置8の該当フィールドに更
新する。

【００２７】以上のように本発明の第二の実施の形態に
よれば、プログラムから設定可能なレジスタの値によ
り、キャッシュの内容を更新するかしないかを容易に設
定できる。複数のウエイで構成されたキャッシュシステ
ムにおいて、最も優先度の低いウエイから選択して、キ
ャッシュの内容を更新することができるため、よりヒッ
ト率を向上することができる。

【００２８】なお本発明の第二の実施の形態において２
つウエイをもつ場合において説明したが、ウエイ数を増
やした場合でも同一な制御が可能であり、ウエイ数には
依存しない。

【００２９】

【発明の効果】以上のように本発明に係るデータ処理装
置は、アクセスの優先度を示す記憶手段と、キャッシュ
してあるデータの保持優先度を示す記憶手段とを備え、
前記アクセスの優先度と、キャッシュしてあるデータの
保持優先度を比較し、キャッシュ内容の更新を制御する
機能を有しているため、アクセスの優先度を示す記憶手
段に対してアクセスする前に優先度を確定させること
で、ソフトウェアで柔軟にキャッシュの内容を更新する
かどうかを決定でき、ヒット率の向上により高速なデー
タ処理装置が可能となる。

【００３０】さらに複数のウエイをもつキャッシュメモ
リ装置の場合は、アクセスの優先度を示す記憶手段と、
前記ウエイ毎にキャッシュしてあるデータの保持優先度
を示す記憶手段を備え、前記ウエイ毎からのデータの保
持優先度から、最も低い優先度のウエイを選択する手段
と、前記アクセスの優先度と、最も低い優先度のウエイ
を選択する手段とを比較し、キャッシュ内容の更新を制
御する機能を有しているため、最も低い優先度のウエイ
を選択して、更新することが可能となり、さらにヒット
率の向上が可能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態におけるデータ処理
装置の構成を示すブロック図

【図２】同キャッシュ内容の更新アルゴリズムのフロー
チャート

【図３】第二の実施の形態におけるデータ処理装置の構
成を示すブロック図

【図４】同キャッシュ内容の更新アルゴリズムのフロー
チャート

【図５】従来のデータ処理装置の構成を示すブロック図

【符号の説明】

１ CPU ２ 第一の実施の形態におけるキャッシュメモリ装置 ３ 外部バス制御装置 ４ 選択器 ５ 第一の記憶装置 ６ 第一の比較器 ７ 第一のレジスタ ８ 第二の記憶装置 ９ 第二の比較器 １０ ウエイ部 ４１ CPU ４２ 従来例のキャッシュメモリ装置 ５０ ウエイ選択回路 ５３ 第三の比較器 ５４ ウエイ部（１） ５５ ウエイ部（２） ５６ 第二の実施の形態におけるキャッシュメモリ装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、主記憶部と、前記中央
   処理装置と前記主記憶部との間に介在するキャッシュメ
   モリ装置により構成されるデータ処理装置であって、 アクセスの優先度を示す記憶手段と、キャッシュしてあ
   るデータの保持優先度を示す記憶手段とを備え、前記ア
   クセスの優先度と、前記キャッシュしてあるデータの保
   持優先度を比較し、キャッシュ内容の更新を制御するこ
   とを特徴としたデータ処理装置。
2. 【請求項２】 中央処理装置と、主記憶部と、前記中央
   処理装置と前記主記憶部との間に介在する複数のウエイ
   部を持つキャッシュメモリ装置により構成されるデータ
   処理装置であって、 アクセスの優先度を示す記憶手段と、前記ウエイ毎にキ
   ャッシュしてあるデータの保持優先度を示す記憶手段を
   備え、前記ウエイ毎からのデータの保持優先度から、最
   も低い保持優先度のウエイを選択し、その保持優先度を
   出力する手段と、前記アクセスの優先度と、前記最も低
   い優先度のウエイの保持優先度を比較し、キャッシュ内
   容の更新を制御することを特徴としたデータ処理装置。